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pspice 적분기 Excess-3 to BCD turbo decoder FPGA 전자회로 실험 3 아주대 설계3 10 upcounter substractor awgn 채널에서 bpsk
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"Code simulation" 검색결과 101-120 / 166건

  • 자료 표지
    VHDL을 이용한 산술연산회로설계
    imulation result and the code ● Simulation result ALU Boost ● Code ALU Boost Conclusion & Evaluation ... 로 나뉘어졌다. Alu는 덧셈, 뺄셈, 증가, 감소 그리고 shift를 행하게 하는 회로였다. State를 6비트로 두고, S0 ~ S5의 값에 따라 연산을 택하는 방법이 ... · SHIFT 등의 논리연산을 하는 장치. 일반적으로 몇 비트의 데이터를 병렬로 처리할 수가 있다. 산출논리 연산 유니트, 또는 간단히 연산유니트라고도 부른다. S0 ~ S5
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    | 리포트 | 25페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07
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  • 자료 표지
    스케쥴링 최적화 프로젝트
    529933570" 3) Coding concept for scheduling rules PAGEREF _Toc529933570 \h 7 HYPERLINK \l "_Toc529933571 ... 하기 위한 각 기계에 대한 작업의 순서결정과, 부하(負荷)의 배분, 또는 인풋(input) ·아웃풋(output) 규칙의 선택이 이루어진다. 경험이나 시뮬레이션(simulation ... solution을 찾아낼수 있는 알고리즘을 찾아내는 것이 목적이다.본 조는 위의 목적을 달성하기위해 우선 그 도구가 되는 Coding부분에 주력하여,쉽게 job scheduling
    Non-Ai HUMAN
    | 리포트 | 70페이지 | 1,000원 | 등록일 2010.10.28
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  • 자료 표지
    아주대 전자회로실험A+보고서 [예비] 1장 부궤환회로
    ,00020,00030,0002) 비반전 연산증폭기(1) 그림 1-7의 회로를 구성한다.(입력전압: Vin =9 Vp-p, 입력주파수:1㎑)(4) simulation1) 반전연산증폭기 ... 회로 이것을 통해 구성한 회로가 반전연산증폭기 임을 알 수 있다.2) 왜곡이 생기지 않는 범위까지 입력 전압을 증가시키기회로구성(입력전압:15V)simulation연상증폭기는 전압원 ... 연산증폭기회로구성(입력전압:7V)simulation위의 시물레이션 결과 Vin과 Vo의 시물레이션 값이 같은 위상으로 나타남을 알 수 있다. 이것을 통해 구성한 회로가 비반전연산증폭
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    | 리포트 | 12페이지 | 1,500원 | 등록일 2011.12.21
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  • 자료 표지
    VHDL BCD to Excess-3 Code Converter(post lab) vhdl code 입니다.
    을 통하여 VHDL의 사용법을 익혀보고, Behavioral model과 dataflow model로 프로그램을 해보고 두 개의 방식을 모두 simulation과 emulation ... 일치하는 실험결과이다. 각각 입력에 대한 출력결과가 0011(3)을 더한 값이 출력됨을 확인할 수 있을 것이다. 이것은 두 개의 simulation결과가 BCD to Excess ... Simulation ResultsPrelab Simulation ResultFinal Simulation Result위에 나타난 Timing simulation 결과 역시 두 개가 일치함을 알
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    | 리포트 | 18페이지 | 2,000원 | 등록일 2008.09.28
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  • 판매자 표지 자료 표지
    Solar_cell_최종
    코olar cell을 solar simulator의 광원이 내리쬐는 지점에 적절히 위치시킨 후, 파장 범위를 setting하고 작동시키면 I-V 특성과 파장에 대한 스펙트럼 특성 ... olar simulator로 측정했을 때, 위와 같이 전류 축이 뒤집어진 형태로 데이터를 얻게 된다. 따라서 태양 전지로 사용하게 되는 부분은 그래프에 표시한 바와 같이 1사분면이 된다 ... REPORTIEEE Code of Ethics(출처: http://www.ieee.org)We, the members of the IEEE, in recognition of
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    | 리포트 | 36페이지 | 5,000원 | 등록일 2012.07.12
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  • 자료 표지
    쉘구조, 돔구조, 절판구조 에대한 정의 및 사례조사
    the project’s model, finite element simulations and computer numeric machine control. Form finding ... and structural design are closely interlinked. An optimized data exchange scheme made it possible to ... results included in the structural calculations.The plates and finger joints of each cell were
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    | 리포트 | 65페이지 | 3,500원 | 등록일 2013.03.15
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  • 자료 표지
    BPSK를 이용한 변복조모델과 분석 (AWGN채널을 통한 잡음 추가)
    levelsbr=sr.*ml; % Bit rate (=symbol rate in this case)nd = 20; % Number of symbols that simulates in each ... (or MATLAB or C) Source Codes (if any (있을 경우))B. Design Work Sheets (if any)C. Others (if any)1 서론 ... ) ― Functional Block DiagramM-scriptSimulinkBaseband Signal GeneratingSampling of the signalLookup
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    | 리포트 | 14페이지 | 2,000원 | 등록일 2012.02.10
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  • 자료 표지
    [전자회로실험] 예비3 적분회로
    기는 2.5ms 이다. 따라서 소자의 입력 값 중 주기를 뜻하는 PER값을 2.5ms로 입력하여 simulation을 진행 하였다. 미분기 이므로 삼각파가 미분 되어 사각파가 출력 되 ... REPORT전자공학도의 윤리 강령 (IEEE Code of Ethics)(출처: http://www.ieee.org)나는 전자공학도로서, 전자공학이 전 세계 인류의 삶에 끼치
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    | 리포트 | 4페이지 | 1,000원 | 등록일 2011.10.07
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  • 자료 표지
    결과3_적분회로
    출력된 파형에서 삼각파형이 입력 신호이고 적분기를 거쳐서 나온 사각파형이 출력파형이다.▶ 시뮬레이션 결과출력파형simulation실제실험결과Vp-p137.212mV143.8mV ... 실험3 결과보고서전자공학도의 윤리 강령 (IEEE Code of Ethics)(출처: http://www.ieee.org)나는 전자공학도로서, 전자공학이 전 세계 인류의 삶 ... Ω, C : 2.2nF입력전압 : Vp-p : 10V, f : 10kHz, T : 100μs출력전압 : Vp-p : 12.50V, f : 10kHz, T : 100μs▶ 구형파
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    | 리포트 | 4페이지 | 3,000원 | 등록일 2011.10.06
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  • 자료 표지
    Brown, Vranesic McGraw Hill 5장 문제풀이.
    *교과서 5장의 5.5, 5.24, 그리고 5.25의 문제를 풀기 바랍니다.(단, 5.5는 VHDL CODE로 작성하여 simulation까지 완성하시기 바랍니다.)5.5) 8 ... +plusⅡ simulation)(a)sol)Max+plusⅡ simulation)(b)sol)Max+plusⅡ simulation)(c)sol)Max+plusⅡ s ... imulation)(d)sol)Max+plusⅡ simulation)(e)sol)Max+plusⅡ simulation)(f) sol)Max+plusⅡ simulation)5.24) 그림 5.12
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    | 리포트 | 10페이지 | 2,500원 | 등록일 2009.06.05
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  • 자료 표지
    디지털 시계 설계 보고서
    _code.sEXPORT EntryAREA |Code|,CODE,READONLYEntryb Startb Unexpectedb Unexpectedb Unexpectedb ... locations are padded to prevent unknown rom contents causing Xs in simulation waveform (not actually ... 하는 클럭en1:증가 0: 유지clk레지스터 생성을 위한 클럭re초기화를 위한 리셋입력out_seg세그먼트 출력 데이터out_sig5초에서 0초로 내려갈 때 상위 모듈의 증가
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    | 리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29
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  • 자료 표지
    아주대 전자회로실험A+보고서 [예비설계1] c측정회로
    로 하고, 커패시터를 0.1uF으로 사용한다.회로구성 (f=1kHz, C=0.1uF, R=500Ω,1kΩ,1.5kΩ,2kΩ)simulation(2) 저항값을 변화시켜가면서 출력파형 ... (R=1k, C=0.1uF, f=500,1k,1.5k,2k)simulation(2) 주파수를 표의 값으로 변화시켜 가면서 출력파형의 이득을 측정한다.(3) 주어진 값을 이용 ... 구성 (R=1k, f=1k, C=0.01u,0.1u,1u,10u)simulation(2) 커패시터를 변화시켜가면서 출력파형과 이득값을 측정한다.(입력 전압이 1Vp-p이므로 출력파형의산한다.
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    | 리포트 | 9페이지 | 2,000원 | 등록일 2011.12.21
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  • 자료 표지
    PID 실험 제어
    results with the simulation results(PI control) of the last report with the same P, I gains. (Compare ... controllerMotor DriverMotorVoltrad/sec1) Through SIMULINK simulations, find a good PD control gain ... ) Using the gain obtained from the simulation, implement PD controller on the Motor system with and
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    | 리포트 | 7페이지 | 2,500원 | 등록일 2009.12.04
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  • 자료 표지
    Digital System Design VHDL(디지털 시스템 디자인 VHDL)
    된 상관없이 똑같이 우선순위 . Simulation 을 하면 첫 번째 줄의 쓰여진 동작 표현이나 마지막 줄에 쓰여진 동작표현이나 같은 시간에 simulation 될 수 있다 . 순차 ... = sequential_statements ] [ when others = sequential_statements ] end case; type OP_CODE is ( ADD ... ) Architecture ex of entiry is signal my_signal : std_logic_vector (3 DOWNTO 0); begin PROCESS
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    | 리포트 | 53페이지 | 3,500원 | 등록일 2011.11.08
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  • 자료 표지
    예비레포트 - 다이오드 소자의 동작 및 회로
    )의 voltage를 simulation한다.**** Experiment #1 ****Vin 1 0 dc 0R1 1 2 10kR2 2 0 1kR3 3 0 {Req}D1 2 3 dmod.op ... 에 대해서 node(2)를축, node(4)를축으로 하여 simulation결과를 그래프로 얻는다.**** Experiment #2 ****Vin 1 0 sin(0 5 1k 0 0 ... .model dmod d(n=1.1274 is=14.68e-12+ cjo=16.831e-12 m=0.4472 tt=6.853e-6+ Vj=0.8).param Req=10.step
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2009.08.19
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  • 자료 표지
    PreLab> Usage of XilinxISE on Spartan-3 프리렙 스파르탄 3 보드에서 자일링스 사용법
    Bench 수행하여 VHDL 코드 작성4. Test bench를 이용한 Simulation ResultsF. Behavioral simulation(Functional s ... imulation) 과 Timing simulation 수행G. bit 파일 생성 및 에뮬레이션5. 결과 값 예상1. 실험 목적첫째, 이번 Lecture 2 실험에서는 Xilinx ISE 9 ... 는 마지막으로 VHDL 코드 및 여러가지 사항이 잘 못된 것은 없는지 Behavioral simulation(Functional simulation) 과 Timing s
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    | 리포트 | 18페이지 | 2,000원 | 등록일 2009.01.02
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  • 자료 표지
    BCD to EX3 Code Converter
    W, X, Y, Z )5. verification6. Xilinx FPGA(1) synthesis(2) implementation(3) timing simulation(4 ... BCD to EX3 Code Converter1. Specification10진 디지털에 대한 Excess 3 code는 10진 디지트에 플러스 3을 해주는 코드이다. 이러 ... 한 BCD to EX-3 Code Converter를 2 input NAND Gate, 3 input NAND Gate, 2 input NOR Gate, Inverter 를 사용하여 맵
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    | 리포트 | 8페이지 | 5,000원 | 등록일 2009.05.27
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  • 자료 표지
    <VHDL>Pre lab - BCD to Excess3 code converter !! (A+리포트 보장)
    ) 와 Implementatiom Design 수행5) Test Bench 수행하여 VHDL 코드 작성6) Behavioral simulation(Functional simulation ... ) 과 Timing simulation 수행7) bit 파일 생성 및 에뮬레이션6. BCD-to Excess-3 bit serial code converter7. 참고문헌Post Report ... 사용에 용이▶ 설계 시간의 단축▶ 상위 수준의 설계 가능▶ 우수한 문서화(documentation) 기능 제공▶ 시뮬레이션(simulation)과 합성 가능▶ 업체 표준화*VHDL
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    | 리포트 | 28페이지 | 3,000원 | 등록일 2009.06.29
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  • 자료 표지
    coherent/noncoherent detector, quadrature receiver, BPSK,QPSK,BPSK
    _output.txt에 결과를 기록하였다.(b) 위의 encoder 에 대한 Trellis diagram 을 그리시오. (no simulation)이 인코더는 shift register ... Project #2디지털통신Using the C++ with Visual studio다음과 같은 시스템을 가정하자.RateCode Vector1/3111110111101 ... data 로 받은 후, 위의 encoder 를 통과하였을 때 나오는 output 값을 구하고 encoder_output.txt 에 저장하시오.주어진 인코더의 Code Vector
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    | 리포트 | 17페이지 | 3,000원 | 등록일 2011.06.01 | 수정일 2014.06.22
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  • 자료 표지
    해밍코드 인코더 디코더 설계 및 성능 분석(hamming code encoder decoder performance analysis)
    algorithm and to design hamming code. In this project, as the simulation tool, Mat-lab Simulink is used ... for the analysis of simulation error-correcting-code's performance. The change of BER which ... measures signal quality is simulated by using Mat-lab Simulink in order to measure the SNR(Signal to Noise
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    | 리포트 | 24페이지 | 100,000원 | 등록일 2009.12.06 | 수정일 2015.01.12
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