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"아주대 논리회로" 검색결과 101-120 / 484건

  • 자료 표지
    아주대 논리회로 실험 래치와 플립플롭 예비
    논리회로 실험 예비보고서실험6. 래치와 플립플롭1. 실험 목적1) Latch와 Flip flop에 대하여 알아본다1) Lacch 와 Flip flop의 차이점에 대하여 알아본다 ... EnableC가 HIGH인 동안에 입력이 출력에 반영된다.2)플립플롭(flip-flop)플립플롭(flip-flop)은 1비트의 정보를 보관·유지할 수 있는 회로이며 순서논리회로 ... 의 기본 구성요소이다. 컴퓨터의 주기억장치나 CPU 캐시, 레지스터를 구성하는 기본 회로중 하나이다. 조합 회로를 단순하게 하여 조합 논리를 실현하는 회로가 아니고, 입력에 대하
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29
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    아주대 논리회로실험 실험결과1 Basic Gates
    는 실험이 었다. 우선 이 실험은 논리회로실험 수업의 첫 실험으로 실험가운데 많은 어려움이 있었지만대부분의 실험이 예측했던 대로 Pspice simulation 값과 일치하는 결과 ... -input NAND gate를 구성하는 실험을 했는데 1개의 2-input AND gate와 2-input NAND gate 이용하여 회로를 구성하였고 Boolean equation Y ... )에서는 3-input NOR gate를 구성하는 실험을 했는데 1개의 2-input OR gate와 2-input NOR gate 이용하여 회로를 구성하였고 Boolean
    Non-Ai HUMAN
    | 리포트 | 12페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03
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    아주대 논리회로실험 실험예비1 Basic Gates
    ollector 출력에서는 직접적으로 H, L의 논리 레벨이나 기타 출력을 얻을 수 없고 다른 회로에 종속되어서 어떤 값을 취하거나 신호를 전달 할 수 있게 된다.- pull-up 저항 ... 가 커도 0.3-0.7볼트로 낮출 수 있다. 오픈 컬렉터란 주로 출력단 TR의 컬렉터가 전원이나 다른 회로에 연결 되지 않고 Open된 상태 그대로인 경우이다. TR이 동작하기 위해서 ... 는 컬렉터가 Vcc나 다른 회로에 연결 되어야만 컬렉터 전류가 흐르고 신호전류도 흐를 수 있지만 Open이 되어 버리면 아무 동작도 하지 않는다. 따라서 이 Open c
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    | 리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03
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    아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로
    of Product) : 불 함수를 표시하는 방식. 표준형이라고 한다. 정규형과 달리 논리곱을 표시하기 위해 필요한 변수만을 사용한다. 예를 들어, F(A, B)=A1B+AB
    Non-Ai HUMAN
    | 리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12
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    아주대 논리회로실험 설계 프로젝트 예비보고서(Stop Watch)
    어 그 때 reset 버튼을 누르면 둘 다 1의 값을 가지게 되어 clear 단자가 작동한다.3) 래치 (D Latch): 디지털 논리회로에 있어서 Latch는 하나 이상의 비트 ... 를 저장하기 위한 디지털 논리회로를 말한다. 하나의 데이터 입력과 Clock 입력, 하나의 출력을 가지며 출력 신호 변화는 Clock과 동기되지 않는다. 회로에서 입력이 시작되면 입력 ... 1. 설계 목적- FPGA를 이용하여 Stop Watch를 구현해보는 것이다. Quartus2 프로그램을 이용하여 Stop Watch가 작동할 수 있는 회로를 구성한 뒤
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    | 리포트 | 7페이지 | 3,000원 | 등록일 2015.11.28
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    [아주대] 논리회로실험 9장 예비(RAM)
    윤리 헌장을 준수하도록 지원한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일: 2012.11.09과목명: 논리회로실험교수명 ... : 이기근 교수님학 번: 200920137성 명: 이대경Experiment 9 RAMOBJECTIVES- 실험을 통해 RAM의 목적과 동작원리에 대해 알고 회로에 직접 구현해봄 ... 입력이 된다. Selection input이 1이 되면 다른 input들에 의해 회로의 동작이 달라지게 된다. Read/Write input이 0이면 첫 단의 두 AND gate
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    | 리포트 | 7페이지 | 2,000원 | 등록일 2013.09.25
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    [아주대] 논리회로실험 8장 예비(Counter)
    에 다다르면 다시 0으로 시작되는 회로이다. 플립플롭을 이용하여 구성한 카운터와 BCD 카운터를 사용하여 실험한다. 플립플롭을 사용하는 경우 비동기식 카운터와 동기식 카운터로 나눌 수 ... 어 counting되는 결과를 관찰한다. 3개의 출력이 존재하므로 3개의 AND gate를 사용한다.< 실험 3-1 >74HC90 소자를 이용하여 위와 같이 회로를 구성하고 R0 ... 을 이용하여 회로를 구성하고 7 segment display를 이용하여 실험3에서 얻은 0~9에 해당하는 2진수 결과 값 ABCD에 대한 7segment 결과 값을 관찰
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    | 리포트 | 7페이지 | 2,000원 | 등록일 2013.09.25
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    아주대 논리회로 실험 예비3 가산기 감산기 adder subtractor
    을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/03/27과목명: 논리회로실험교수명: 이정원분 반: 5조학 번:성 명:실험 3. 가산기 & 감산기실험목적 ... 이론가산기- 반가산기? 반가산기(half adder) 회로는 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로아래 그림에 나타낸 것과 같이 2개의 비트 A ... . 위의 회로를 구성2. 모든 입력 조합을 넣고, 결과를 확인한다.3. 2를 토대로 Truth table 작성.2. 전가산기1. 위의 회로를 구성2. 모든 입력 조합을 넣고, 결과
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2016.12.24
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  • 자료 표지
    아주대 논리회로 vhdl Key Pad 자물쇠 과제[학점 A+]
    4자리 비밀번호를 이용한 자물쇠문은 open 뿐 아니라 입력한 비밀번호의 오류여부 출력입력 : 4자리 비밀번호(4자리 digit, 각 자리는 4bit(3 downto 0)출력 : Door open 여부 1 bit(1: open, 0:Lock), 비밀번호 오류 여부 4 ..
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    | 리포트 | 12페이지 | 3,000원 | 등록일 2016.05.30 | 수정일 2016.06.02
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  • 자료 표지
    아주대 논리회로 VHDL 두 번째 과제 door lock
    (1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..
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    | 리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23
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    아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호
    는 Appendix에만 기재, vhd 파일은 제출하지 않음)① Shifting function-. Shifting function은 이미 프로젝트 이전 논리회로실험에서 구현해 본 바 ... 에 대한 문제 해결 과정은 coding에 대한 정확한 이해도 같이 동반되었다. 더불어 신호의 저장, shifting, 7 segment 등 기존 논리회로실험에서 실험한 내용들을 직접
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    | 리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09
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    아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계
    논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ModelSim ... 프로그램을 이용한 Testbench 코드 시뮬레이션6. XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. 추가적인 ... 해 볼 수 있을 것이다. 그리고 Xilinx 프로그램의 기능 중 synthesize - XST 기능을 이용하여 내가 코딩한 파일을 실제 회로로 합성하여 볼 것이다. 이렇게 하면 주
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    | 리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02
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  • 자료 표지
    아주대 논리회로실험 counter 결과보고서
    논리회로실험 결과보고서실험8. counter실험 1) 2단 2진 Counter 비동기식 Counter- J-K F/F을 통한 2단의 2진 값을 AND 게이트를 이용하여 확인- 4 ... 다. 실험 2번 또한 어렵지 않게 구할 수 있었다. 실험1을 약간만 수정하면 쉽게 실험2번 회로를 구성할 수 있었기 때문이다. 이 또한 AND게이트를 사용하지 않았고 여기서는 출력
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    | 리포트 | 9페이지 | 1,000원 | 등록일 2013.11.29
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    아주대학교 논리회로실험 예비8소스
    실험 8. R A M (Random Access Memory)1. 목적=> 플립플롭을 이용한 반도체 memory의 논리 회로도를 알아봄으로써 기본구조와 기본적인 동작 원리를 익히 ... 6개의 트랜지스터로 구성되어 있다. 이렇게 트랜지스터로 기억소자를 구성하고 있기 때문에 전원이 차단되지 않으면 기록된 데이터가 지워지지 않으며, 속도가 매우 빠르다. 하지만 회로 ... 은 다음의 표와 같이 동작한다.입력동작E0xno operation10write11read(5) 4x3비트 용량을 갖는 RAM의 내부회로< IC 메모리 회로도 >=> 위의 그림은 4x3
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    | 리포트 | 3페이지 | 1,500원 | 등록일 2008.11.27
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    아주대 논리회로실험 가산기, 감산기 예비
    논리회로 실험 예비보고서실험3. 가산기 & 감산기1. 실험 목적1)가산기와 감산기의 구조와 원리를 이해한다.-반가산기, 전가산기, 반감산기, 전감산기2)Logic gate를 이용 ... 하여 가산과 감산을 할 수 있는 회로를 설계해본다.3)가산기와 감산기의 동작을 확인한다.2. 실험 이론(1) 가산기 : 가장 기본적인 연산이 2진 연산을 기본으로 한다. 각 자리 ... 구성XOR(IC 7486) gate 와 AND(IC 7408) gate 이용 하여 회로를 구성하고 각각의 모든 입력조합에서 올바른 결과 값을 얻을 수 있는지 확인하여 본다.실험2
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    | 리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29
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  • 자료 표지
    [아주대] 논리회로실험 1장 결과(Basic Gates)
    The Resulting ReportExperiment 1 - Basic gatesOBJECTIVES (실험을 통하여 확인 할 수 있는 것에 중점)논리 기호로만 구성되어있던 회로 ... 를 사용해 구성하였다. 실험 1-1/1-2/1-3/1-4 에서 위 가상 논리 기호 회로에서는 두 개의 2-input AND/OR/NAND/NOR gate로 구성되어 있지만, 실제로 ... 하나만을 이용하여 위 회로를 구성했다. 우리는 이 비슷한 회로 4개를 논리연산 입력 값을 바꾸어 실험하여 각각 논리연산에 알맞은 결과를 얻을 수 있었다.2번 실험은 2-input
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    | 리포트 | 5페이지 | 2,000원 | 등록일 2013.09.15
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    [아주대] 논리회로실험 2장 결과(CMOS 회로의 전기적 특성)
    나 Low 논리 값으로 정의할 수 없는 출력 값이 나오게 되어 처음 예상했던 결과가 나왔다.< 실험 2 >회로도실제 실험 사진예상 실험 결과 값실제 결과 값실험 2의 회로는 실험 1 ... 의 파형이 관찰될 것이며 CH1은 인버터를 2번, CH2는 인버터를 6번 거친 신호이므로 두신호의 차이는 4T _{PD}일 것이라 예상했다.전달 지연은 논리회로에 안정되고 유효 ... 한 신호가 입력되는 순간부터 논리 회로가 안정되고 유효한 신호를 출력할 때까지 걸리는 시간을 말한다. 즉, 전달 지연 시간은 신호가 전송돼서 목적지에 도달하는 데 걸리는 시간인데
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    | 리포트 | 7페이지 | 2,000원 | 등록일 2013.09.15
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    [아주대] 논리회로실험 2장 예비(CMOS 회로의 전기적 특성)
    Experiment 2 CMOS 회로의 전기적 특성OBJECTIVES- CMOS 회로의 전기적 특성 이해. -> VOHmin, VIHmin이나 내부저항, transition ... time 등 실제 CMOS회로에서의 소자들의 특성을 실험을 통해서 직접 관찰하고 그 이유를 알아본다.RESUME OF THEORYLogic levels & DC noise ... margins논리 소자의 logic level 판정 방식V _{OHMIN} : HIGH를 출력할 때 최소 허용 전압V _{IHMIN} : HIGH를 입력받을 때 최소 허용 전압V
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    | 리포트 | 9페이지 | 2,000원 | 등록일 2013.09.15 | 수정일 2013.09.25
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    [아주대] 논리회로실험 7장 결과(Shift Register)
    을 사용했다.< 실험 1 >< 실험 1 > 회로도실험 결과 구성한회로 사진위와 같이 회로를 구성하였다. 데이터의 저장과 이동을 보기 위해서 6개의 플립플롭의 출력 Q에 저항과 다이오드 ... 은 시간이 걸린 실험이었다.모두 출력된 경우< 관찰된 오류 >< 실험 2 >< 실험 2 > 회로도실험1에서 플립플롭소자를 이용하여 시프트 레지스터를 구성하고 데이터의 저장과 이동 ... 을 살펴보았다면 2번 실험에서는 직접 시프트 레지스터 소자인 74HC96소자(5bit Shift Register)를 이용하여 위와 같이 회로를 구성하였다. 각각의 입력에 대응
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    | 리포트 | 6페이지 | 2,000원 | 등록일 2013.09.25
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    [아주대] 논리회로실험 7장 예비(Shift Register)
    플롭에 출력이 나타나게 되고 차례대로 clock신호에 따라서 두 번째, 세 번째 플립플롭으로 데이터가 옮겨가게 된다. 위 회로에 1101의 데이터를 입력하면 clock신호에 따라 ... , 74HC96, LED, 330Ω저항 PROCEDURES< 실험1 >위와 같이 J-K 플립플롭소자를 이용하여 6bit 시프트 레지스터 회로를 구성하고 clock신호에 따른 데이터 ... 의 이동을 관찰한다.< 실험2 >시프트 레지스터 소자인 74HC96소자를 이용하여 위와 같이 회로를 구성하고 clock generator를 사용하여 데이터의 이동을 관찰한다. 출력
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    | 리포트 | 6페이지 | 2,000원 | 등록일 2013.09.25
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2025년 12월 05일 금요일
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