"논리게이트소스"의 검색결과 입니다.

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"논리게이트소스" 검색결과 101-120 / 240건

(예비)FET이용 Audio Power Amplifier 제작

증폭기는 소스 전극과 드레인 전극, 그리고 제 3의 전극인 게이트 전극으로 구성되며 소스와 드레인 사이에 형성된 채널에 흐르는 전류의 양이 제 3의 전극인 게이트에 의해 조절 ... . 부하저항이 소스회로에 연결이 되고 출력이 소스로부터 얻어지기 때문에 입력 신호는 결합 커페시터를 통해 게이트에 공급되고 출력은 소스의 단자에서 얻을 수 있는 증폭기이 ... 다.② Common Gate Amplifier(게이트 접지 증폭기)이 증폭기는 주로 임피던스의 변환 회로로 쓰인다. 입력임피던스에 비해 출력임피던스가 높아 쓰이며 입력은 소스와 게이트 사이

리포트 | 12페이지 | 2,000원 | 등록일 2012.12.28

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8051 결과

위한 기본으로 행해져야 하는 실험이었기에 오차 같은 것이 없었다.※ Exclusive OR , XORXOR (exclusive-OR) 게이트는 논리의 "둘 중 하나"라는 식으로 동작 ... 2출력000011101110OR 게이트는 논리적 포함관계인 "or"의 방식으로 동작하기 때문에 그런 이름을 얻었다. 두 개의 입력중 하나만 "참"이어도 출력은 "참"이 되며, 만약 두 개의 입력이 모두 "거짓"이면 출력도 "거짓"이 된다. ... 다.2. 고찰이번실험은 KEIL사의 C-컴파일러, Keli uVision2를 사용하여 주어진 소스로 프로젝트를 만들고 디버그 툴을 이용하여 시뮬레이션 한 뒤에 시뮬레이션이 정상

리포트 | 3페이지 | 1,000원 | 등록일 2013.05.24

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[컴퓨터공학기초설계및실험2 보고서] Ripple-Carry Adder (RCA) design

이해하고 이해한 가산기 내용을 바탕으로 RCA를 설계하는 데에 목적이 있다.원리(배경지식)Adder(가산기)는 입력에 의해 출력이 결정되는 조합 논리 회로(combinational ... circuit)로 연산하는 것으로 기억 능력을 갖지 않는다. 말 그대로 2진수의 덧셈을 하는 논리 회로이며, 종류로는 반가산기와 전가산기가 있다.* 반가산기반가산기란 1비트의 2개 ... 의 2진수를 덧셈하기 위하여 사용되는 조합 논리회로이며, 2개의 입력단자와 2개의 출력단자를 가진다. 아래의 표는 2개의 입력신호에 따른 출력신호를 나타낸 것이다. 즉, 덧셈

리포트 | 20페이지 | 2,000원 | 등록일 2015.04.12 | 수정일 2015.04.24

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전전컴설계실험2-4주차예비

(Field Programmable Gate Array)-FPGA(field programmable gate array, 현장 프로그래머블 게이트 어레이)은 프로그래머블 논리 요소 ... 에 대하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로이다.입력출력ABSC*************101(2)Full_Adder가산 기능. 즉, 가수(added), 피가수 ... 와 프로그래밍가능 내부선이 포함된 반도체 소자이다. 프로그래머블 논리 요소는 AND, OR, XOR, NOT, 더 복잡한 Decoder나 계산기능의 조합 기능 같은 기본적인 논리 Gate

리포트 | 10페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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비접촉식 터치

induced barrier lowering ) 효과를 이용한 누설 전류 감소 기법을 이용. 아래의 그림과 같은 논리 게이트를 이루는 MOS 트랜지스터가 적층 구조를 이루면 Vds ... ; 상기 게이트 절연막 위에 배치된 게이트 전극; 및 상기 산화물 반도체층 위에 각각 배치된 드레인 전극과 소스 전극을 포함할 수도 있다.0017여기서, 상기 드레인 전극은 상기 산화물 ... 반도체층의 둘레를 따라 완전히 일주하는 형태로 형성되어 있으며, 상기 게이트 전극은 상기 드레인 전극의 안쪽을 따라 완전히 일주하는 형태로 형성되어 있고, 상기 소스 전극은 상기

리포트 | 22페이지 | 4,000원 | 등록일 2013.07.14

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전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 결과보고서

Labmitive modeling(가) 하드웨어의 설계기법 중에 하위 수준의 모델링이다. 논리 게이트 들의 조합으로 모델링 한다. 기본적이고, 회로의 기본 지식이 있는 사람들은 직관 ... 적으로 설계 할 수 있다.(나)게이트지연실제 회로에서 논리 게이트는 각각의 게이트 마다 지연을 갖고 있다. 일반적으로 프리미티브 게이트의 입력에서 출력으로 가는 지연은 3가지 형태 ... 가 있다.상승지연(게이트 출력이 1로 변하는 것과 관계), 하강지연(게이트 출력이 0으로 변하는 것과 관계), 턴-오프(turn-off) 지연(하이 임피던스 값 (z)으로 변화

리포트 | 15페이지 | 1,500원 | 등록일 2013.09.09 | 수정일 2013.09.15

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FPGA를 이용한 디지털 시스템 설계(인하대) MUX, Decoder, Comparator 보고서

Binary decoder의 진리표와 논리회로를 나타내면 다음과 같다.출력회로는 출력bit와 동일한 개수의 AND게이트를 사용하여 각 minterm함수를 구현함으로써 만들 수 있 ... bit 비교기를 코딩하는 데에는 위에 나타난 회로처럼 게이트들을 사용하여서 논리회로를 구성하는 코드를 작성할 수도 있다. 하지만 그 경우 4bit에서는 수없이 많은 게이트들이 사용 ... Decoder , 4bit Comparator , BCD-to-7 Segment Decoder를 설계한 후 시뮬레이션하는 것이었다.2. 실험과정 및 소스코드이번 실험에서는 총 4

리포트 | 18페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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전력전자실험_E

V)일 때 절연기, 증폭기와 펄스 발생기(Isolator, Amplifier, and Pulse Generator) 출력 신호들은 역시 논리 상태 0이고 AND-게이트 출력도 논리 ... 상태 0이다.이것은 게이트가 바이어스 되어 있지 않아서 MOSFET를 스위치 오프한다.그러므로 MOSFET 드레인-소스 전압(Vds)는 전원 전압과 같다.그리고 ... Comparator 트레쉬홀드전압(threshold voltage)을 엄청나게 초과한다.결과적으로 비교기(comparator) 출력 신호는 논리 1(5V)이고 OR-게이트 출력은 논리 0이다.그림

리포트 | 33페이지 | 1,000원 | 등록일 2011.11.14

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C언어로 2-bit 전가산기를 작성하여 마이크로프로세서에서의 C언어 사용법을 익힌다.

지트 합을 출력선에 산출하는 비트로 간주한다.반면에 진리표로 표현할 때나 논리 게이트로 회로를 구성할 때에 앞 문장에서와 동일한 2진 값을 부울 함수의 변수로 볼 수 있다. 이렇게 ... 다.이것을 논리도로 표시한 것이 이며 반가산기에 대한 다른 4가지 논리도들도 에 있다. 이것들은 모두 입력과 출력의 작동에 관한 한 똑같은 결과를 산출한다. 이것을 볼 때 우리는 이 ... 와 같은 간단한 조합 논리 함수를 제작할 때조차 여러가지 다양한 선택이 있을 수 있음을 알 수 있다. (a)는 반가산기를 곱의 합으로 구현한 것이며, (b)는 합의 곱으로 구현한 것이

리포트 | 7페이지 | 1,000원 | 등록일 2013.05.24

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[Flowrian] 4 Bit Binary Counter (TTL 74163) 회로의 Verilog 설계 및 검증

에는 게이트들로 구성된 조합논리회로도가 제공되지만 본 문서에서는 레지스터 전송 수준 (RTL, Register Transfer Level)에서 동일한 논리를 구현하도록 설계 ... 한다. 논리회로는 RTL 수준의 코드에서 자동으로 생성될 수 있고, Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.설계는 Verilog 언어 ... 를 이용하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.(주)시스템 센트로이드

리포트 | 6페이지 | 1,000원 | 등록일 2012.08.27

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[디지털시스템실험(Verilog)] Verilog 기본 실습 결과보고서

의 논리 회로도와 코딩 소스는 다음과 같다.코딩 소스에서 설정된 각 게이트 x0, x1, a0, a1, o1의 역할을 논리 회로도를 통해 확인할 수 있다.full adder를 설계 ... full adder의 게이트 논리회로를 이미 설계하였으므로, 이번 실험에서는 게이트를 재설계할 필요 없이 32개의 포트 리스트 데이터만 정리하여 주면 된다.1-bit full ... 가 있다. 하나는 full adder의 게이트 모두를 직접 코딩하는 방법이고, 다른 하나는 half adder를 코딩 후 half adder를 두 번 이용하여 full adder

리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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디지털 논리 게이트(band,bnor,bnand,bnor,1비트 전가산기) 스위치 모델 베릴로그 표현

소개글Verilog HDL을 이용한 디지털 논리 회로 게이트(band,bor,bnand,bnor,1비트 전가산기)를 Transistor Level모델을 이용하여 기능 구현을 코딩 ... 하고 이를모델심을이용하여 확인해 본다.(작성자:탁형옥 2012.7.28)목차band 게이트 (게이트레벨)소스 코드테스트 벤치 코드bor 게이트 (게이트레벨)소스 코드2)테스트 벤치 ... 코드bnand 게이트(트랜지스터 레벨)1)소스 코드2)테스트 벤치 코드bnor 게이트(트랜지스터 레벨)1)소스 코드2)테스트 벤치 코드1비트 가산기 회로(트랜지스터 레벨)1)소스

리포트 | 13페이지 | 3,000원 | 등록일 2012.07.28

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6장 인코더와 디코더, 7장 멀티플렉서와 디멀티플렉서

의 데이터 선택선은 한 번에 한 게이트만 ENABLE 시켜 데이터 입력선으로 입력된 데이터를 출력한다.그림 7.4 1×4 디멀티플렉서 논리 회로 ... (Multiplexer)멀티플렉서는 여러 곳의 소스로부터 입력되는 데이터(디지털 정보) 중에서 하나를 선택하여 하나의 출력 단으로 보내는 장치이다. 이를 위하여 기본적인 멀티플렉서는 여러 ... 의 선택선으로 구성되어 있는데, 이 선택선의 비트 조합에 의하여 어느 입력이 선택될 것인가를 결정한다.그림 7.1은 4×1라인 멀티플렉서를 논리기호로 나타낸 것이다. 4개의 입력

리포트 | 8페이지 | 2,000원 | 등록일 2012.12.10

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데이지체인우선순위

은 순위의 인터럽트가 서비스 받을 동안 높은 순위의 장치가 인터럽트 요청 가능하다. 4개의 인터럽트 소스를 갖는 우선순위의 논리회로 그림이 다음과 같다.우선순위 인터럽트 H/W각각 ... ← 0 더 이상의 인터럽트를 금지 Go to fetch cycle♢ 우선순위 인터럽트 ▪ ▣ 인터럽트 발생 소스의 탐색과 우선순위 시스템 CPU에 부착된 여러 입출력 장치 중 어느 ... 프로그램은 인터럽트가 발생했을 때 가장 높은 우선순위의 인터럽트의 소스부터 차례로 검사하여 소스를 찾아낸 후, 그 소스에 해당하는 서비스 루틴을 수행한다. 소프트웨어 적으로 구현

리포트 | 19페이지 | 1,500원 | 등록일 2014.01.29 | 수정일 2015.12.21

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[Flowrian] BCD to 7-Segment Decoder (TTL 7448)의 Verilog 설계 및 시뮬레이션 검증

TTL 7448 회로는 4 비트의 BCD 값을 받아 7 세그멘트 (Segment) LED를 구동하는 신호로 변환하는 디코더 회로이다. TTL 7448 회로에 대한 문서에는 게이트 ... 들로 구성된 조합논리회로도가 제공되지만 본 문서에서는 레지스터 전송 수준 (RTL, Register Transfer Level)에서 동일한 논리를 구현하도록 설계한다. 논리회로 ... 는 RTL 수준의 코드에서 자동으로 생성될 수 있고, Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.TTL 7447 회로와 논리적 동작

리포트 | 10페이지 | 1,000원 | 등록일 2012.05.07

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쌍안정 회로와 RS 래치

에는 게이트 1개를 R->Q에는 게이트 2개를 통과하므로 전달지연이 다르고, 궤환선이 하나만 있는 비동기 순서논리회로임을 알 수 있다.기본적인 래치의 단순한 변형은 그림 1-3에서 주어지 ... 쌍안정 회로와 RS 래치1. 실험목적쌍안정 회로의 동작을 이해하고, 메모리 기본 소자의 개념을 파악한다.2개의 NOR 게이트 또는 2개의 NAND 게이트로 RS 래치를 구성 ... 하여 동작을 실험한다.래치가 어떻게 SPDT 스위치의 동작에서 debounce 시키는지를 증명한다.4개의 NAND 게이트와 하나의 인버터를 가지고 gated D 래치를 구성하고, 실험

리포트 | 4페이지 | 1,000원 | 등록일 2012.11.20

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전자회로 설계 및 실험 5 MOSFET의 특성 예비보고서

region에서의 형태, (c) 채널에서의 형태NMOS트랜지스터의 경우, 게이트가 소스에 대하여 양의 전위를 가지고 있다면, 자유 정공들을 게이트 아래의 기판 영역(즉, 채널 영역 ... +소스 및 드레인 영역으로부터 채널 영역으로 끌어당길 것이다. 충분한 수의 전자들이 게이트 아래의 기판 표면 근처에 축적되면 n 영역이 만들어져 소스와 드레인 사이를 전기 ... 해서는, 게이트-소스 사이의 전압이 다음 식과 같이 되도록 보장해 주어야 한다., (연속적인 채널) (12-2)즉, n-채널 증가형 MOSFET는가보다 크고 드레인 전압이 게이트

리포트 | 12페이지 | 2,000원 | 등록일 2012.04.15 | 수정일 2016.06.21

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[전자회로실험] MOSFET의 특성 예비보고서

를 위한 채널의 형성NMOS 트랜지스터의 경우, 게이트가 소스에 대하여 양의 전위를 가지고 있다면, 자유 정공들을 게이트 아래의 기판 영역(즉, 채널 영역)으로부터 밀어낼 것이 ... 속박 음전하들은 그들을 중화시키던 정공들이 기판 아래쪽으로 밀려났기 때문에 “노출되어” 있을 것이다.또한, 양의 게이트 전압은 전자들을 n+소스 및 드레인 영역으로부터 채널 영역 ... 으로 끌어당길 것이다. 충분한 수의 전자들이 게이트 아래의 기판 표면 근처에 축적되면 n영역이 만들어져 소스와 드레인 사이를 전기적으로 연결할 것이다. 이 상황에서 어떤 임의의 전압

리포트 | 5페이지 | 1,500원 | 등록일 2011.10.05

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[디지털시스템실험(Verilog)] Multiplexer & Logical Unit 결과보고서

AND게이트의 코딩 소스이다.1bit AND게이트가 32번 쓰였다. 당연히 각 input과 ouput의 개수는 32개이다.32bit OR게이트와 XOR게이트는 게이트의 이름만 다를 ... 뿐 나머지 구조는 완전히 똑같으므로 생략하도록 하겠다.오른쪽은 32bit NOT게이트의 코딩 소스이다. 앞의 세 게이트는 input이 'A', 'B' 두 종류이고 각 input ... 이 결과 'dout'에 정확히 도출되었음을 확인할 수 있다.실험 ② Logical Unit들의 설계32bits AND, OR, XOR, NOT게이트의 설계는 테스트벤치 파일을 제작

리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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JFET 및 MOSFET의 바이어스 회로 실험 예비레포트

을 갖기 쉽다. 그러나 FET는 트랜지스터와 똑같이 사용하기 쉬운 부품이다.● FET의 특성(VGS-ID특성)N채널 FET에서는 게이트 전압(소스를 기준으로 한 전압, 라고 한다 ... 의 가하는 방법만 반대가 된다. (P채널 FET의 특성)● 자기 바이어스 (JFET)JFET가 동작하기 위해서는 게이트 -소스 접합이 역방향 바이어스아어야 하am로, N채널은음의 ... )에 비해 아주 작은 크기로 만들 수 있고 제조공정이 비교적 간단하다. 그리고 MOSFET만을 사용하여 디지털 논리기능과 메모리 기능을 실현할 수도 있다. 이런 이유로 현재 대부분

리포트 | 4페이지 | 1,000원 | 등록일 2011.12.19

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