"Testbench Source"의 검색결과 입니다.

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vhdl 8x1 mux verilog 해석 FPGA 사칙연산 fpga 계산기 Full Adder 32bit ALU verilog

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"Testbench Source" 검색결과 21-40 / 41건

전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습3 [예비레포트]

기ABSC*************101반가산기 설계1. 프로젝트를 생성한다.2. Text File을 통해 Source를 작성함으로써 반가산기 로직을 설계한다.3. 올바른 컴파일 ... 설계1. 프로젝트를 생성한다.2. Text File을 통해 Source를 작성함으로써 전가산기 로직을 설계한다.3. 올바른 컴파일과 핀설정을 한다.4. 시뮬레이션을 통해 올바른 값 ... . Text File을 통해 Source를 작성함으로써 전가산기 로직을 설계한다.3. 올바른 컴파일과 핀설정을 한다.4. 시뮬레이션을 통해 올바른 값을 출력하는지 확인한다.5. 프로그래밍

Non-Ai HUMAN
| 리포트 | 19페이지 | 1,000원 | 등록일 2017.10.19

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서울시립대학교-전자전기컴퓨터설계실험2-제03주-Lab02-Pre

를 고려하지 않았기 때문에, 결과에 Delay 요소가 없다.SequenceDesign 탭의 Simulation 선택, Behavioral 선택.미리 설계된 TestBench 파일 ... 을 Project -> Add Source를 통해 Project에 추가한다.Design 탭의 Process에서 Isim Simulator -> Simulate Behavioral ... .SequenceDesign 탭의 Simulation 선택, Post-Route 선택.미리 설계된 TestBence 파일을 Project -> Add Source를 통해 Project에 추가

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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Lab#05 Combinational Logic Design 2

(Synthesis tool)나. Methods1) 3:8 Decoder Logic design가) 프로젝트를 생성한다.(Top level Source : HDL)나) Verilog ... level Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스 작성 후 ... 만 high인 값을 출력하게 된다.Testbench에 A,B,C의 순서쌍을 {0,0,0} ~ {1,1,1}까지 입력해주었을 때 시뮬레이션결과로 O가 00000001

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| 리포트 | 26페이지 | 1,500원 | 등록일 2016.09.11

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Shitf Register 설계

가 2일 경우 출력값을 right shift// mode가 입력값을 출력값으로 받아들임// module을 끝냄2) Testbench Source// Time을 1ns의 단위와 1 ... )parallel load1) Main module Verilog HDL Source// module선언// 입, 출력포트 선언// 뒤에서 always 사용으로 인한 output

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| 리포트 | 3페이지 | 1,000원 | 등록일 2008.09.03

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verilog, 베릴로그, 베릴로그로 짠 32bit ALU

Source--Half_Adder Source-◎2-to-1 MUX Code capture◎8-to-1 MUX Code capture◎sl(Shift Left) Code capture ... ◎Overflow detector Code capture-위의 연산 나열 순서로 Testbench-AND, OR동작이 정상적으로 연산되는 것을 확인할 수 있다.(binary로 출력)

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| 리포트 | 8페이지 | 1,000원 | 등록일 2011.10.13

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논리설계실험 chap 01 논리게이트설계

IntroductionWebPACK 및 ModelSim 에 대한 사용법을 배우고 숙달한다.- 기본적인 아이콘의 기능- 새로운 Project, Source 만들기 ... , OR, XOR 게이트로 architecture 구현 )Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다.- Testbench 를 직접 작성 ... 정해둔다.- Testbench를 직접 작성하여 다음과 같은 Simulation 값을 얻는다.▶ Testbench에서 input value를 정하여 ModelSim

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| 리포트 | 5페이지 | 1,000원 | 등록일 2008.10.26

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Verilog HDL 소스코드

- TestBench Source Codemodule test_gate;reg x0,x1,x2;wire y0,y1,y2,y3;gate u0(x0,x1,x2,y0,y1,y2,y3 ... ;assign y2=~(x2^x1);endmodule- TestBench Source Codemodule test_gate;reg x1,x2;wire y0,y1,y2;gate u0(x1 ... )하고 ModelSim 시뮬레이터를 사용하여 검증하세요.- DUT Source Codemodule gate(x0,x1,x2,y0,y1,y2,y3);input x0,x1,x2;output y0,y1

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| 리포트 | 4페이지 | 3,000원 | 등록일 2009.04.29

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vhdl을 이용한 카운터 설계

1. PurposeIf문과 When문으로 이루어진 3비트 up/down 카운터를 바탕으로 3비트 binary / gray 카운터를 설계한다. Testbench를 임의로 설정 ... ounter 예제를 참고하여 binary/gray counter을 설계한다. 조건으로는 주어진 entity 및 상태표 및 상태도를 이용하며, testbench는 counter의 특성 ... 에 맞게 상태를 입력한다. 자세한 것은 아래의 상태표와 상태도를 참고한다.3. Sources & Results-----------------------------------------

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| 리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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논리설계실험 chap02 가산기설계

결과 값을 얻는다.- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal을 확인Problem Statement4-bit Full adder/s ... "), co▶ std_logic_vector (3 downto 0)를 이용하여 쉽게 4자리의 signal 선언 할 수있다.- Testbench를 직접 작성하여 다음과 같 ... 은 Simulation 값을 얻는다.▶ Testbench에서 input value를 정하여 ModelSim Simulator를 통해 signal을 구한다.Implementation- New

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| 리포트 | 8페이지 | 1,000원 | 등록일 2008.10.26

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vhdl을 이용한 4비트 가감산기 설계(논리회로설계실험)

을 명시하였다. 그 후 component 명령어를 사용하여 앞서 설계한 전가산기를 4비트 감가산기 코드에 component 하였다. 4비트 감가산기 설계 이후 testbench ... 코드를 이용하여 예제에 제시되어 있는 10가지 경우의 수를 대입하였다. 자세한 것은 아래의 소스 및 결과값을 통해 보이겠다.3. Sources & Results

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| 리포트 | 9페이지 | 2,000원 | 등록일 2009.11.12

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vhdl을 이용한 RAM 설계

예제를 참고하여 Enable을 가지는 single-port RAM을 설계한다. 조건으로는 주어진 entity 및 testbench를 사용하며, clock 주기는 10ns이 ... 며 testbench input의 초기값은 0이다.② Describe how do you solve the problem.먼저 clock을 설정하는데 클락이 상승엣지 일 경우에 동작 ... 를 구성한다. 자세한 것은 아래의 진리표를 참고한다.3. Sources & Results-----------------------------------------------------

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| 리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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UP-DOWN COUNTER(4-bit) 설계

에 따른 기능rstenloadud기능1XXXreset00XX현재 값011Xload0101/0up/down1) Main module Verilog HDL Source//module선언 ... 되면 fin_up을 1 로 알려줌. 또한 dout이 0까지 down 되면 fin_down을 1로 알려줌.2) Testbench Source① reset, up, down의 작동 ... Testbench. (ovf, udf도 포함)// Time을 1ns의 단위와 1ps의 정확도로 정의// 입, 출력연결포트 선언// 위에서 만든 main module과의 입, 출력포트 연결

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| 리포트 | 5페이지 | 1,500원 | 등록일 2008.09.03

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2-port OR gate

에서 작성한 소스를 Synthesize 및 Implementation한다. Source for: 항목이 Synthesis/Implementation으로 설정한 다음, Processes ... . Simulation 메뉴의 Edit - preference를 실행하여 Modelsim과 Webpack을 연결한다. 연결 이후, Source for: 항목이 Synthesis ... 의 값을 마음대로 지정을 하고 run버튼으로 실행하고, 계속해서 포트값을 변환하며 실행한다.3. 설계 내용 및 방법4. Testbench source에서 이전에 작성한 파일

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| 리포트 | 17페이지 | 1,000원 | 등록일 2010.06.24

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Vhdl을 이용한 8x1 MUX 설계

씩이 아님!!)를 갖는다. 8x1 MUX까지 설계가 완료되면, testbench 파일을 작성하여 입력에 따른 출력이 정상인지 확인해본다.② Describe how do you solve ... 므로 port map 명령어를 사용하여 각각의 2x1 MUX의 입?출력 동작을 8x1 MUX에 matching 시킨다.testbench 소스파일을 통해 설계한 논리회로가 정상적으로 동작 ... 하는지 확인해 본다.3. Sources & Results------------------------------------------------------------------

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| 리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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VHDL를 이용한 FSM 설계 및 키트 사용법

tate의 관계를 명확 시하여 내부 signal로 지정한다.Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다.- Testbench 를 직접 작성 ... 값을 하나하나의 경우에 따라 서술 해 주어야 한다.Implementation1) 키트 사용법- icampus에서 7-segment파일을 다운 받아 New Source를 통해 ... Source 생성entity bin_gray_cnt isPort ( clk : in STD_LOGIC;rst_n : in STD_LOGIC;mode : in STD_LOGIC;cnt

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| 리포트 | 13페이지 | 1,000원 | 등록일 2010.05.27

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논리회로설계실험 프로젝트 - vhdl을 이용한 ATM기 설계

을 testbench를 통해 보여주기 때문에 RAM에 미리 잔액을 입력하고, testbench에서 거래 동작 시 해당하는 잔액이 있으면, 화면에 출력하게끔 구현하였다.출금, 입금, 송금 거래 ... 시 입력하는 금액과 화면에 출력되는 금액은 각각 cash, o_cash라는 최대 7자리의 정수 형태의 입 출력을 사용하였다.3. Sources & Results1) VHDL

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| 리포트 | 20페이지 | 3,000원 | 등록일 2009.06.24

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VHDL를 이용한 Memory 설계

에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다.- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal을 확인Problem Statement ... 출력한다.Implementation- New Project 생성- Top-level Modual Type 지정- New Source 생성entity raminfr isPort

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| 리포트 | 9페이지 | 1,000원 | 등록일 2010.05.27

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vhdl을 이용한 shifter 설계

하고, clock 주기는 10ns를 사용하며 주어진 testbench를 사용하는 것을 원칙으로 하고 있다. clock을 상승엣지에 적용시킬 것인지, 하강엣지에 적용시킬 것인지 ... 하여 회로를 구성해야 한다.3. Sources & Results------------------------------------------------------------------

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| 리포트 | 7페이지 | 2,000원 | 등록일 2009.11.12

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논리설계실험 chap03 mux설계

하여 올바른 결과 값을 얻는다.- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal을 확인Problem StatementWhat is 'MUX' ?- MUX ... -level Modual Type 지정- Component를 위한 New Source 생성( VHDL Modual - File name : "MUX2 " 로 지정 )port ( i0

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| 리포트 | 16페이지 | 1,000원 | 등록일 2008.10.26

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논리설계실험 chap 04 shift register

함을 확인한다.Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다.- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal ... hiftImplementation- New Project 생성- Top-level Modual Type 지정- New Source 생성entity shift isPort ( clk

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| 리포트 | 10페이지 | 1,000원 | 등록일 2008.10.26

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