"verilog hdl"의 검색결과 입니다.

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"verilog hdl" 검색결과 361-380 / 534건

전기전자기초실험 FSM Design Experiment 결과레포트 (영어)

Vending machine1) Verilog HDL source codemodule chocolate(coin, choco, Clk); //declare chocolate vending

리포트 | 9페이지 | 1,000원 | 등록일 2017.12.01

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[합격자소서]16년 하반기 삼성

구조, 마이크로프로세서 및 HDL, 최근 임베디드 소프트웨어 개발자 양성 교육을 통해서 상관관계를 알게 되었습니다. 부가적으로 실험수업으로 ‘Vivado'라는 프로그램을 이용 ... 해 Verilog언어로 간단한 CPU도 만들어 보면서 Chip 설계에 대한 기초적인 지식을 배울 수 있었습니다.4년간의 학사 생활을 통해 메모리반도체 분야의 기본적인 지식은 모두 닦아두

자기소개서 | 3페이지 | 3,000원 | 등록일 2016.12.13

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논리회로실험) 부울대수의 간소화(1) 결과보고서

다. LEDR(red)[0] , LEDG(green) : on①과정 3 : F = AB' + A'B'C 에 대한 Test bench을 verilog HDL 로 표현한다.[ 사진 ] F=AB ... Test bench[ 사진 ] Test bench Compilation ②과정 3 : S = B' (A + C) 에 대한 Test bench을 verilog HDL 로 표현 ... 도록 설정을 하였다. 그리고 각각의 부울대수식 F 와 S식은 Schematic 형태로 봤을 때 너무 다른 모양을 하고 있었지만, Verilog HDL 로 Test bench 해보

리포트 | 9페이지 | 2,000원 | 등록일 2014.01.06

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전자전기컴퓨터설계실험2(전전설2)5주차결과

)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 조합회로 중 디코더, 인코더, 멀티플랙서를 구현하고 그 원리를 이해한다.2. 배경 지식(Essential ... , 1kHz, 1Hz의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project ... 를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2

리포트 | 20페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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전자전기컴퓨터설계실험2(전전설2)7주차예비

Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential ... -ComboⅡClock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용 ... 하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성Project 파일과 마찬가지로 원하는 게이트를 그려서 구현하지 않

리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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전자전기컴퓨터설계실험2(전전설2)8주차결과

으로 HDL 중 하나인 verilog를 사용하여 카운터 회로를 만들고 이를 응용하여 segment, piezo에 관하여 익힌다.2. 배경 지식(Essential ... MHz, 1kHz, 1Hz의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project ... 를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2

리포트 | 24페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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전자전기컴퓨터설계실험2(전전설2)7주차결과

)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential Backgrounds ... . Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위 ... 해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성Project 파일과 마찬가지로 원하는 게이트를 그려서 구현하지 않고 HDL을 이용하기 때문

리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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[디지털논리회로] StopWatch verilog로 설계하기

[디지털논리회로실험 기말프로젝트]Stopwatch VHDL로 만들기(due date:)1. Verilog HDL 소스 및 주석module StopWatch(led1, led2

리포트 | 8페이지 | 2,000원 | 등록일 2008.12.07

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전자전기컴퓨터설계실험2(전전설2)4주차결과

)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 가산기 구현의 응용인 감산기를 구현하고 또한 비교기를 구현한다.2. 배경 지식(Essential ... 기 짜놓은 HDL을 불러와 본 코드에 이용하는 것을 말한다. 모듈 인스턴스에는 순서와 이름에 의한 매핑이 존재한다.바. XOR를 이용한 진리표- A ^ 0 = AA0결과값 ... , 1kHz, 1Hz의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project

리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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서울시립대학교 전자전기컴퓨터설계실험2 제03주 Lab02 Post

.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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전자전기컴퓨터설계실험2(전전설2)6주차결과

)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential Backgrounds ... 의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성 ... 할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성

리포트 | 13페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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전자전기컴퓨터설계실험2(전전설2)2주차결과

-SE board 이용하여 확인해본다.2. 배경 지식(Essential Backgrounds for this Lab)가. HDL(Hardware description ... 해야 한다.나. Verilog에 값을 입력왼쪽의 그림은 전가산기의 verilog이다. 다음의 그림에서 빨간 네모 안의 값은 초기값을 의미하는데 그 후 임의로 값을 설정 가능 ... 하다. 예를 들어 왼쪽의 그림은 초기값이 a,b,c =0 이고 250ns 후 부터는 그 값이 변경된다는 점을 알 수 있다.아이심 자체에서 그 값을 넣어줄 수 있으나 이렇게 verilog

리포트 | 15페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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Flip-flop and Counter Design

-5홍범주전기전자공학과22007142082thu1-5홍성현① Use verilog HDL code to express Master/Slave J-K Flip-flopmodule ... parallel moved by connecting circuit.③ Use verilog HDL code to express 4-bit bi-directional shift ... 3,D3,(s1|s2)&clk);D_FF D_FF4(rightoutput,D4,(s1|s2)&clk);endmodule //end module④ Use verilog HDL c

리포트 | 3페이지 | 1,500원 | 등록일 2012.11.27

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Application-Design-Ⅰ-7-segment and Piezo-Control

.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New ... Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation 조건

리포트 | 28페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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Combinational-Logic-Design-Ⅱ-Decoder, Encoder and Mux

선택한 후 이름을 설정한다.위의 파일을 연 후에 핀 설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog HDL ... 실험 순서Inlab 1. 2비트 2 : 1 MUX 회로Project Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음

리포트 | 19페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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Application-Design-Ⅱ-Text-LCD Control

logicProject Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.character LCD control설계를 위해 Source 작성 ... Initialize Chain을 선택한다.FPGA에 프로그래밍할 파일 선택하고 칩의 오른쪽 버튼을 눌러 장치로 확인한다.회로의 성질 및 특징Input Switch설계 지시사항Verilog ... HDL로 설계를 완성한 후 PROM file을 만들어 FPGA에 다운로드 하라.프로그램 파일을 다운로드하거나 장비를 껐다가 다시 켰을 때, LCD의 윗줄에는 자신의 학번이, 아랫줄

리포트 | 27페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

시간 Modelsim 으로 확인하려 했지만 , 에로사항 ( 소스 에러 ) 으로 실패참고문헌 ( Verilog_HDL 을 이용한 ) FPGA 설계 이론 및 실습 : Xilinx ... Vertex4 SoC Master3 / 송태훈 / 홍릉과학 ( Altera Quartus 2 와 Modelsim 을 사용한 ) Verilog HDL 논리회로 설계 / 이승호 / 한티 ... , 소스 작성 및 시뮬레이션 역할분담2 차 6/8 PM 02~04 주제 자료조사 / Tool 선정 / 연구 자료조사 : 중앙도서관 verilog 및 c 관련 검색 Tool 선정

리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

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실험2 제06주 Lab04 Post Comparator

LabVerilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다. 이전 실험을 통해 습득한 Modeling을 통해 1-bit Subtracter와 1 ... = 17 (0111)7 (0111)EQ = 13. DiscussionLab 1에서는 1-bit Subtracter를 Gate Primitive Modeling으로 Verilog code ... 을 확인할 수 있었다. Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. 이어서 Lab 4에서는 1

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

했던 CPU가 TSC full instruction을 지원하도록 CPU의 control 부분을 verilog를 이용하여 구현한다.구현한 CPU가 TSC instruction set ... . CPU 모듈의 외부 interface는 Lab 06의 것과 동일하다.그리고 다음과 같은 작업을 수행한다.cpu module을 제시한 interface에 맞추어 verilog ... 한다.3. 실험 과정(1) cpu의 micro architecture를 정의하고 설계한다.(2) Active-HDL을 실행하고 새 workspace를 생성한다.(3) 제시

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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Verilog와 VHDL을 최상위 설계 소스 코드를 입력으로 한 디폴트 테스트벤치 소스 코드 템플릿 생성 프로그램 소스

Verilog 1995와2001와 VHDL포트 목록으로 선언된 설계 소스 코드을 읽어 들여서 초기화된 verilog 테스트 벤치 코드로 변환 해주는 프로그램.목차1.소스 코드2.프로그램 실행 화면3.실행 프로그램

리포트 | 5,000원 | 등록일 2012.12.26 | 수정일 2014.04.10

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