xilinx와 vhdl을 이용한 7-segment 디지털시계구현(소스포함)

소개

디지털 시계 소스와 작동원리 및 개념도로 설명하여 쉽게 이해할 수있게
설명되었습니다. 그리고 소스는 그대로 XILINX에 옮기면 바로 시뮬레이션 될수 있도록
복사해 넣고 설명도 덧붙여놓아 이해하기 쉬울것입니다.

목차

1.7-SEGMENT의 이해
가. 7-SEGMENT의 구조
나. 7-SEGMENT의 출력 데이터

2.7-SEGMENT를 이용한 시계의 구성
가. XILINX를 이용한 7-SEGMENT시계의 개념도
나. VHDL을 통한 소스 분석

3.결론

본문내용

2. 7-SEGMENT를 이용한 시계의 구성
가. XILINX를 이용한 7-SEGMENT 시계의 개념도

1) 설명
발진기에서 들어온 50MHz의 신호를 50MHz로 분주하여 1초로 넣어준다. 각각의 시간 / 분 / 초는 1Hz의 신호를 가지고 초의 10의 자리가 6이 되고 분의 10의자리가 6이 되면 각각 하나씩 증가하게 되고 시간은 24가 되면 자동적으로 0으로 카운트된다. 이때 System Clock는 계속하여 각각의 digit를 선택해주고 숫자를 segment에 표시해주면서 실질적으로는 단계적으로 일어나는 표시를 눈의 착시를 이용하여 한꺼번에 표현되는 것처럼 보여준다.

참고자료

· 1. VHDL 및 Verilog를 활용한 FPGA설계 기법 PART2
· 2. ISE를 이용한 VHDL 및 FPGA실습