[경희대 A+] 실험 30. 연산증폭기의 특성 예비보고서

소개

전자공학과 전공필수 과목인 '전자회로실험'에서 진행한 실험데이터 및 예비보고서입니다.

해당 실험과목은 '전자회로'과목을 기반으로 다양한 전자회로들을 Pspice 프로그램으로 설계 및 시뮬레이션하는 필수과목입니다.

배경이론 및 실험진행과정, 결과사진 등 알차게 작성하였으므로, 해당과목 및 유사한 과목을 수강하시는 분들에게 큰 도움이 되리라 생각합니다.

목차

1. 실험제목
2. 실험목적
3. 실험이론
4. Pspice 시뮬레이션 결과

본문내용

1. 실험 제목
: 연산 증폭기의 특성

2. 실험 목적
1. uA741 연산 증폭기의 슬루율을 측정하고 공통모드 제거비(CMR)을 계산합니다.
2. PSpice 해석을 통해여 uA741 연산 증폭기의 슬루율과 CMR을 구합니다.
3. 이들 PSpice 해석 겨로가를 실험결과와 비교합니다.
4. 우리가 구한 데이터를 출판된 값, 즉 데이터시트 상의 값과 비교합니다.

3. 실험 이론
1) 슬루율 (SR; Slow Rate)
=> 슬루율이란 계단 파형 전압이 인가되었을 때 출력전압의 시간에 따른 최대변화율입니다. 단위는 이고, 연산증폭기의 내부 증폭단의 주파수 응답 특성에 따라 값이 다릅니다. 슬루율이 높을수록, 즉, 짧은 시간에 크게 변할수록 증폭기의 주파수 응답이 좋습니다(대역폭이 넓다)는 뜻입니다. 슬루율은 다음의 식으로 계산할 수 있습니다.

2) 연산 증폭기 (Op-amp; Operational amplifier)
=> 위 그림은 연산 증폭기 (Operational amplifier), 즉, 일반적으로 Op-amp라고 불리는 소자입니다. 연산 증폭기는 위 그림에서도 알 수 있듯이 와 로 한 쌍의 차동입력 단자와 하나의 출력 단자를 가지는 소자입니다. 와 단자는 Op-amp를 동작시키기 위한 양과 음의 전원 공급 전압 단자입니다. 또한 단자를 이용해 입력하는 회로를 구성하면 위상이 같은 출력을 얻을 수 있기 때문에 비반전 신호 입력 단자라고도 하고, 단자를 이용해 입력하는 회로를 구성하면 위상이 180차이가 나는 출력을 얻을 수 있기 때문에 반전 신호 입력 단자라고도 합니다.
이상적인 연산 증폭기에서는 무한대의 이득을 가지며, 무한대의 입력 임피던스와 0의 출력 임피던스를 가집니다. 또한 연산 증폭기를 해석할 때 가상 접지(Virtual-ground)라는 중요한 개념이 있습니다. 이 특성은 와 사이의 전압은 0으로 라는 것과 와 에 들어가는 전류는 0이라는 것입니다.

참고자료

· 전자회로실험