인하대 FPGA 실습

소개

인하대학교 FPGA 실습 1~4차 입니다

목차

1. FPGA 실습 보고서 4bit shift register
2. FPGA 실습 보고서 8bit full adder
3. FPGA 실습 보고서 74163 카운터
4. FPGA 실습 보고서

본문내용

<파형 해석>

#0ns

초기 값으로 CLK=1, RESET=0, IN=0 으로 시작한다. CLK=1로 시작했기 때문에 posedge로 인식된 것 같다. RESET=0의 영향으로 모든 D-F/F들의 출력이 리셋 되어 0이 된 것을 확인 할 수 있다. (0000(2) 출력 앞에서부터 Q1,Q2,Q3,Q4)

#10ns

RESET=1, IN=1이므로 첫 번째 D-F/F에 입력 값으로 1이 들어와서 출력 Q1로 1이 나오는 것을 확인 할 수 있다. 2,3,4번째 F/F에는 그전 Q1,Q2,Q3의 값들이 입력으로 들어와 Q2,Q3,Q4에 0이 출력되는 것을 확인 할 수 있다. (1000(2) 출력)

#20ns

IN=0으로 변경되었다. 따라서 첫 번째 F/F의 입력으로 0이 들어오므로 출력 Q1또한 0이 되었다. 2번째 F/F의 입력 값인 Q1이 1이였으므로 Q2는 1이 되었다. Q3,Q4는 Q2,Q3가 0이였으므로 그대로 0을 출력한다. (0100(2) 출력)

#30ns

IN=0 이므로 Q1은 0이 나온다. Q2는 입력Q1이 0이었으므로 0으로 출력되고 Q3만 Q2가 1이였으므로 1로 출력된다. 출력 값을 보면 10ns에서 들어온 입력 값 1이 클럭의 posedge마다 오른쪽으로 한 칸씩 shift되는 것을 확인 할 수 있다. (0010(2) 출력)

#40ns

IN=1으로 변경되었다. 따라서 Q1은 IN을 입력으로 받아 1이 출력되고 Q2는 그전 Q1이 0 이였으므로 0이 출력된다. Q3역시 그전 Q2가 0이였으므로 0이 출력되고 Q4는 그전 Q3가 1이였으므로 1이 출력된다. (1001(2) 출력)

#50~60ns

IN=1인 구간이다. 따라서 50ns에서 1001(2)이 오른쪽으로 shift되고 입력으로 1이 들어온 1100(2)이 되는 것을 확인 할 수 있다. 60ns에서도 마찬가지로 1110(2)이 되는 것을 확인 할 수 있다.

참고자료

· 없음