[논리회로설계실험]Decoder와 Encoder설계

소개

논리회로 설계실험 보고서로써 Decoder 와 Encoder 설계입니다.
레포트작성하시는데 있어서 참고자료로 활용하세요

목차

1. 실험 내용
2. 실험 결과

본문내용

1. 실험 내용
1) 3x8 Decoder - Data Flow Modeling 아래 진리표와 같은 값을 갖도록 Decoder를 설계하라.
2) 3x8 Decoder - Behavioral Modeling(case문 사용) 동일한 진리표를 사용하여 설계하라.

<중 략>

library IEEE;
use IEEE.STD_Logic_1164.all;

entity decoder_data_flow is
Port (
x : in STD_LOGIC_VECTOR (2 downto 0); -- 입력이 3비트이므로 std_logic_vector를 이용했고 downto를 써서 자리 수를 정했다
EN : in Std_logic; -- 1 비트 입력은 굳이 vector표현을 필요로 하지 않는다
D : out STD_LOGIC_VECTOR (7 downto 0)); -- 8비트의 출력 선언
end decoder_data_flow;

architecture decoder_data_flow_arc of decoder_data_flow isbegin

D(0) <= (not x(0)) and (not x(1)) and (not x(2)) and EN; -- 단순히 입력에 대한 출력을 지정해 주는 것이 아니라 converter와 and_gate를 이용한 동작을 위해 회로도의 흐름에 따라서 출력의 각 자리수마다 따로 연산을 집어넣었다. not x(n)의 표현의 경우 convert된 하나의 신호로 보아야 하기 때문에 반드시 괄호를 쳐서 묶어주어야 했다.
D(1) <= (x(0)) and (not x(1)) and EN and (not x(2)); -- and는 and gate로 not은 inverter로 대입해서 생각하면 된다
D(2) <= (not x(0)) and (x(1)) and (not x(2)) and EN;
D(3) <= (x(0)) and (x(1)) and (not x(2)) and EN;

참고자료

· 없음