[디지털시스템실험(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서

소개

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판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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- 디지털시스템실험 예비레포트 기준 -
A+등급 : 모든 Verilog 예상 소스코드 첨부, 코드 해석 및 동작 예상, 핵심 내용 요약 정리 (가격 1200원)
A등급 : 모든 Verilog 예상 소스코드 첨부, 코드 동작 예상, 핵심 내용 요약 정리 (가격 1000원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 핵심 내용 요약 정리 (가격 800원)

이 레포트의 등급은 ■A+등급■ 입니다.

목차

① Address Generator Decoder
② Branch Handler / PC Calculation Unit Decoder

본문내용

① Address Generator Decoder
PICO ISA에 맞게 8bit의 opcode를 받아 해석하여 Execution 단에 있는 addr_op를 생성하는 모듈이다.

여기에서는 Type이 Memory인 경우만 고려하면 되며, 나머지 경우는 무조건 결과값이 nop 연산이다. Memory의 각 부분에 대한 연산을 정리하면 다음과 같다.

...

opcode를 4부분으로 나누어 정리하였고, 하위 4bit는 편의를 위해 decimal로 나타내었다.
이 decoder에서 고려되어야 할 opcode는 opcode[6:5]가 모두 01인 특징이 있음을 알 수 있다.

위의 데이터를 제외한 다른 연산들은 고려 대상이 아니지만, don`t care가 아닌 연산들은 반드시 nop 연산이 되어야 한다.

실험을 대비하여 모듈을 직접 코딩해보았다.



먼저 opcode[7:4]의 각 경우에 대한 값을 할당하고, 그 다음으로 opcode[7]과 opcode[4]의 값을 체크하였으며, 마지막으로 opcode[6:5]의 값을 체크(opcode[6:5]가 01이 아니면 고려 대상이 아니므로 무조건 nop 연산)하는 형식으로 모듈을 구현하였다.

...

참고자료

· 없음