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2009 IEDM 주요 반도체업체 차세대 반도체 기술전망(IEEE International Electron Devices Meeting)

hort course에서 IBM, Applied materials, TSMC에서 각각 scaling challenges에 대한 소자 및 물질, 장비, 공정 등에서 대응방향을 발표한 자료를 요약 기타 동경대, SEMATECH등에서도 발표에 참여함 Scaling Challenges: Device Architectures, New Materials, and Process Technologies Device Architecture: Ulltiimate Pllanar CMOS Liimiit and Sub- 32nm Deviice Optiions Ghavam G. Shahidi IBM Research Division High K / Metal Gates: Industry Status and Future Direction imec Advanced Process Modules: "Key Process Technology for 32nm and Beyond“ Applied Materials Limits of Optical Lithography& Status of EUV TSMC Yorktown Heights, NY
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한컴오피스
최초등록일 2010.05.07 최종저작일 2009.12
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2009 IEDM 주요 반도체업체 차세대 반도체 기술전망(IEEE International Electron Devices Meeting)
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    소개

    hort course에서 IBM, Applied materials, TSMC에서 각각 scaling challenges에 대한 소자 및 물질, 장비, 공정 등에서 대응방향을 발표한 자료를 요약
    기타 동경대, SEMATECH등에서도 발표에 참여함

    Scaling Challenges: Device Architectures, New Materials, and
    Process Technologies

    Device Architecture: Ulltiimate Pllanar CMOS Liimiit and Sub- 32nm
    Deviice Optiions
    Ghavam G. Shahidi
    IBM Research Division

    High K / Metal Gates: Industry Status and Future Direction
    imec

    Advanced Process Modules: "Key Process
    Technology for 32nm and Beyond“ Applied Materials

    Limits of Optical Lithography&
    Status of EUV
    TSMC


    Yorktown Heights, NY

    목차

    o Scaling Challenges : 소자, 설계, 재료, 공정 관련 이슈
    o 메모리 반도체 분야의 High-K, Metal gates 적용
    o 32nm 이하 공정을 위한 핵심 공정기술(Applied Materials)
    o Ech관련 이슈
    o STI CMP 기술관련
    o Selective Epi
    o 22nm까지 확장가능한 Advanced Contact Metallization
    o 구리배선공정을 위한 Dielectric Films
    o Cu Interconnect Metallization

    본문내용

    - short course에서 IBM, Applied materials, TSMC에서 각각 scaling challenges에 대한 소자 및 물질, 장비, 공정 등에서 대응방향을 발표
    ∙소자 스케일링은 15, 11nm 이하로 계속 진행될 것으로 예상되며, Si으로 11nm이하까지 진행가능할 것으로 전망
    - Sub 22nm에서의 소자 구조 및 물질, 공정에 대한 발표가 주를 이루었으며, High-k, Ⅲ-Ⅴ화합물, 스트레인채널엔지니어링에 대한 연구도 활발히 진행되고 있음
    - 저전력CMOS를 위한 레이저어닐, 45nm 고성능소자를 위한 multipl MSA 컨셉이 발표, 인텔에선 15nm이후 레이저 어닐이 적용될 예정(session 3-1)
    - High-speed를 위한 스트레인기술을 위한 메트롤로지로 CBED (convergent- beam diffraction), NBD(nano-bam electron diffration) 및 홀로그래피를 이용한 HoloDark 등이 소개되었음(session 2.5)
    - Ⅲ-Ⅴ화합물(InGaAs, InSb 등)에 대한 etch, ALD 등 기술들이 연구되고 있으며, Dual Metal gate의 신뢰성을 높이기 위한 work funtion variability 연구가 진행됨(session 3)
    - High-k관련 연구는 Hf기반 dielectric 위주로 발표되었으며, high-k/metal stack형성에 있어 wet-, dry- based cleaning process와 etch방법이 비교 연구됨(session 17-4)



    o Annealing, Metrology
    - 저전력 CMOS기술을 위한 silicide yield improvement 레이저 어닐
    저전력 CMOS를 위한 MIPS(METAL inserted Poly silicon)과 비슷한 구조인 GATE-FIRST를 사용하여 아래와 같인 HK/MG gate stak 공정을 진행
    6nm USJ이 가능했고, 레이저 어닐을 통해 성공적으로 NiPtSi pipining을 줄이면서 Silicidation 완료함
    - 후지쯔에서 45nm 공정에서 SRAM을 가지고 MSA(Millisecond Annealing)기술 적용에 있어 FLA(flash lamp annealing), LSA(laser spike annealing)과 비교
    FLA는 MSA Scheme에 사용하기에 pattern density의 높은 온도균일성 및 민감성으로 부적합한 것으로 나타났으며, LSA는 훨씬 민감도가 낮고, 고성능으로 적합한 기술로 나타남
    LSA 중에 Hot spot이 나타났으나, LSA-Friendly 디자인 룰을 통해 회피가 가능한 것으로 나타남
    - 2D 스트레인 분포를 분석하는 TEM기술에 대해 비교 분석하고, 최신기인 홀로그래피 분석 메트롤로지 기법(HoloDark) 발표
    Strain Metrology of Devices by Dark-Field Electron Holography
    TEM(transmission electron microscopy

    참고자료

    · short course 발표자료 및 planery session 자료
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