전류모드 CMOS에 의한 4치 가산기 및 승산기의 구현 (Implementation of Quarternary Adder and Multiplier Using Current-Mode CMOS)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 12권 / 1호 / 111 ~ 120페이지
· 저자명 : 성현경

초록

본 논문에서는 전류모드 CMOS를 이용한 4치 가산기 및 승산기를 구현하였다. 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 4치 T-게이트를 구현하였다. 구현된 4치 T-게이트를 사용하여 유한체 GF(4)의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. HSpice 시뮬레이션을 통하여 이 회로들에 대한 동작특성을 보였다. 구현된 회로들은 CMOS 표준 기술을 갖는 Hspice MOS 모델 LEVEL 47로 시뮬레이션 하였다. 본 논문에서 구현한 전류모드 CMOS에 의한 4치 가산기와 승산기의 시뮬레이션 결과에서 전달 지연시간이 이며, 4치 가산기와 승산기가 안정하게 동작하여 출력신호를 얻는 동작속도가 300MHz, 소비전력이 1.08mW임을 보였다. 제안된 회로는 트랜지스터의 감소와 회선경로의 규칙성, 모듈화가지며, VLSI화에 적합하다.

영어초록

In this paper, the quarternary adder and multiplier are implemented by current-mode CMOS. First, we implement the quarternary T-Gate using current-mode CMOS which has an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable quarternary addition table and multiplication table over finite fields GF(4) using the quarternary T-gates. We show the characteristics of operation for these circuits by HSpice simulation. These circuits are simulated by MOS model Level 47 Hspice under 0.18 CMOS standard technology. The simulation results show the satisfying current characteristics. The simulation results of quarternary adder circuit and multiplier circuit using current-mode CMOS show the propagation delay time 0.12㎲, operating speed 300MHz, and consumer power 1.08mW The proposed circuits are reduced the number of transistor, and have a regularity of wiring and modularization, and are suitable for VLSI.

참고자료

· 없음