240Hz 프레임율을 가지는 FHD 디스플레이 시스템을 위한 JPEG 기반 정지영상 코덱의 구조 (JPEG-based Still Image Codec Architecture for Full High-Definition Display Systems at the Frame Rate of 240Hz)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 10권 / 5호 / 1 ~ 7페이지
· 저자명 : 박현상

초록

240Hz 이상의 높은 프레임 율을 가지는 LCD 기반 평판 FHD급 디스플레이 시스템은 높은 프레임 율로 인하여 디스플레이 패널로 전송해야하는 유효한 데이터 율이 1.9GB/s까지 이르게 되며, 수평/수직 동기를 감안하면 2GB/s 이상의 데이터 전송 대역이 필요하다. DRAM을 이용하여 이런 데이터 대역폭을 제공하려면 다수의 메모리 장치를 사용해야하기 때문에, 비용 상승, 전력소모량 증가 등의 문제를 야기한다. 이런 문제를 해결하기 위하여 본 논문에서는 JPEG 기반의 정지 영상 압축 시스템을 제안한다. 제안한 시스템은 8개의 디코더가 동시에 동작하는 구조를 가지고 있으며, 단일 데이터 열로부터 8개의 데이터 열을 용이하게 구분할 수 있도록 128-bit 데이터에 정렬된 64-bit 마커를 사용한다. 제안한 64-bit 마커는 마커 에뮬레이션을 야기하지 않도록 설계되었기 때문에, 단일 데이터 열을 8개의 데이터 열로 분리하는 작업을 매우 용이하게 한다.

영어초록

In the LCD-based flat-panel display systems at the FHD resolution with the high frame rate of more than 240Hz, the effective data rate can reach up to 1.9GB/s due to its high frame rate. Moreover considering the horizontal/vertical synchronization, the true data rate requires data transmission bandwidth of more than 2GB/s in practice. To support such massive bandwidth requirements, a number of DRAMs can be used with such artifacts as increased cost and power consumption. To solve these problems, a JPEG-based still image compression system is proposed. The proposed system has eight parallel decoders inside, and dispatches the incoming 128-bit bitstream for each decoder by utilizing 64-bit marker code that separates the bitstream into eight different segments. The proposed 64-bit marker is designed such that no marker emulation is possible, and make it easy to separate a single bitstream into eight bitstreams.

참고자료

· 없음