LIG넥스원 SW 면접후기 및 기출 Q&A [PT면접 대비]

소개

"전공 우수자도 넥스원 면접에서 탈락하는 이유? '방산 언어'가 탑재되지 않았기 때문입니다. 이 60문항이 당신을 1%의 '준비된 엔지니어'로 바꿉니다."

■ LIG넥스원 SW 직무 면접에서 실제 합격자들이 경험한 기술 면접 패턴과 압박 질문에 대한 방어 로직을 정리한 후기입니다.
■ 알고리즘의 효율성뿐만 아니라, 하드웨어 제약 조건 하에서 소프트웨어가 어떻게 안정적으로 동작하는지 증명하는 답변 전략을 수록했습니다.
■ PT 발표 시 간과하기 쉬운 메모리 관리, 실시간성 보장, 예외 처리 아키텍처에 대한 구체적인 보완책과 기술적 근거를 제시합니다.
■ 질문이 어려워보이시나요? 학부수준의 질문을 단지, 방산용어로 바꾼 것 뿐입니다. 방산용어에 익숙해지세요.

목차

Ⅰ. 5분 PT 발표 필승 전략 (기술 중심)
1) [데이터] 코드 라인보다 '로직 설계도(Flowchart/UML)' 중심의 장표 구성법
2) [로직] 요구사항 분석 -> 아키텍처 설계 -> 구현 -> 단위/통합 테스트 -> 검증 프로세스
3) [Q&A] 알고리즘의 '시간 복잡도' 및 '예외 처리' 취약점을 방어하는 논리

Ⅱ. C/C++ 언어 심화 및 자료구조 (1~20번)
1) 메모리 관리 및 최적화 (포인터 활용, 동적 할당 지양 및 정적 할당 이유)
2) 객체 지향 설계(OOP)와 방산 SW의 유지보수성 (가상 함수, 상속, 다형성)
3) 실시간 데이터 처리를 위한 효율적인 자료구조 (Circular Queue, Stack, Hash Table)

Ⅲ. 임베디드 시스템 및 RTOS (21~40번)
1) RTOS(Real-Time OS)의 스케줄링 및 우선순위 관리 (Preemption, Context Switching)
2) 태스크 간 통신 및 동기화 (Semaphore, Mutex, Message Queue)
3) 인터럽트 처리 및 ISR(Interrupt Service Routine) 설계 시 주의사항(Latency 최소화)

Ⅳ. 알고리즘 및 통신/신호처리 (41~60번)
1) 정밀 제어 및 탐색기 알고리즘 구현 로직 (PID 제어 기초, 행렬 연산 최적화)
2) 방산 표준 통신 프로토콜 구현 (MIL-STD-1553B, RS-422, Ethernet)
3) 멀티스레드 환경에서의 가용성 설계 및 데드락(Deadlock) 방지 전략

Ⅴ. 면접 후기 - 실전 면접 복기 및 꼬리 질문 대응 (로직의 무결성 증명 및 기술적 근거 중심)

본문내용

- [데이터] 코드 라인보다 '로직 설계도(Flowchart/UML)' 중심의 장표 구성법

1. 질문: SW 면접 PT에서 소스 코드를 그대로 복사해 넣는 것보다 Flowchart나 UML을 활용해야 하는 이유는 무엇입니까?
답변: 면접관은 개별 코드의 문법보다 전체적인 '소프트웨어 아키텍처'와 '제어 로직의 흐름'을 파악하고자 하기 때문입니다. Flowchart를 통해 예외 처리 루틴과 데이터 흐름을 시각화하면, 로직의 무결성을 더 효과적으로 증명할 수 있으며 기술적 의사소통 효율도 높아집니다.

2. 질문: 본인이 설계한 로직의 효율성을 수치로 증명하려면 어떤 데이터를 장표에 포함해야 합니까?
답변: 알고리즘의 시간 복잡도(Big-O)뿐만 아니라, 실제 타겟 보드에서의 CPU 점유율, 메모리 사용량(Stack/Heap 사용량), 그리고 특정 태스크의 응답 시간(Latency) 등을 수치화하여 제시해야 합니다. 이를 통해 SW가 시스템 리소스를 얼마나 최적화하여 사용하는지 보여줄 수 있습니다.

- [로직] 요구사항 분석 -> 아키텍처 설계 -> 구현 -> 단위/통합 테스트 -> 검증 프로세스

3. 질문: 신뢰성이 중요한 방산 SW 개발에서 'V-모델' 기반의 검증 프로세스가 왜 중요한지 본인의 경험을 섞어 설명하십시오.
답변: 요구사항 단계부터 검증 시나리오를 설계하여, 설계 단계에서의 오류가 하위 구현 단계로 전이되는 것을 방지하기 위함입니다. 저는 [설계-구현-검증]의 흐름을 따르며, 구현 직후 단위 테스트(Unit Test)를 통해 로직의 개별 기능을 확인하고, 통합 테스트(Integration Test)를 통해 HW와의 인터페이스 정합성을 단계적으로 검증하여 오류 발생률을 최소화했습니다.