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홍익대 디지털논리실험및설계 6주차 예비보고서 A+2025.05.161. ALU 74181을 이용한 네 자리 이진수 덧셈 ALU는 산술 논리 연산 장치로, 두 개의 4비트 문자를 입력받고 16가지의 논리 연산과 16가지의 산술 연산을 수행하여 4비트의 출력값을 내보낸다. 네 자리 이진수의 덧셈을 수행하기 위해서는 A plus B를 수행해야하므로 Active Low로 구현하는 경우에는 A0'~A3'과 B0'~B3'에 Active Low로 계산을 수행할 비트를 입력하고 Vcc와 GND를 연결한 후, M은 L(0), S3=H(1), S2=L(0), S1=L(0) 그리고 S0=H(1)를 입력해야 한다. 그...2025.05.16
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[A+보장]한양대에리카A+맞은 레포트,논리설계실험,디지털 IC 개요, 조합논리회로,Combinational Logic Circuit2025.01.151. 디지털 IC 개요 디지털 IC는 0과 1을 나타내기 위해 이산적인 범위의 전압을 사용하는 회로이다. 디지털 회로는 조합회로와 순차회로로 분류되며, 조합회로는 현재의 입력 값에 의해서만 출력 값이 결정되는 회로이고 순차회로는 현재의 입력 값과 바로 전의 입력 값에 의해 출력 값이 결정되는 회로이다. 2. 조합논리회로 조합논리회로는 현재의 입력 값에 따른 출력 값을 표현하고 입력으로부터 출력까지의 지연시간으로 이루어진다. 기본적인 논리회로인 논리곱, 논리합, 논리부정 등의 기본적인 논리소자의 조합으로 만들어진다. 3. 부울 대수 ...2025.01.15
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중앙대학교 아날로그및디지털회로설계실습 9차 예비보고서2025.01.061. 전가산기 설계 전가산기는 입력 A, B와 이전 연산의 carry bit Cin을 더하여 생긴 합 S와 그때 발생한 carry bit Cout을 출력한다. Karnaugh 맵을 이용하여 간소화된 Sum of product 또는 Product of sum 형태의 불리언 식을 구하고, 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하였다. 또한 XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하였다. 2. 2-Bit 가산기 회로 설계 2-Bit 가산기는 두 개의...2025.01.06
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아날로그 및 디지털회로 설계 실습 실습10_7-segment Decoder 회로 설계_결과보고서2025.01.211. 7-segment Decoder 7-segment Decoder는 4비트 BCD 입력을 받아 7-segment LED 디스플레이를 구동하는 회로입니다. 7-segment LED는 16개의 세그먼트로 구성되어 있으며, 이 중 4개의 세그먼트를 사용하여 0부터 9까지의 숫자를 표시할 수 있습니다. 7-segment Decoder 회로는 BCD 입력을 받아 이를 7-segment LED 구동 신호로 변환하는 역할을 합니다. 이를 통해 디지털 회로에서 숫자 표시가 가능해집니다. 2. 7-segment LED 유형 7-segment L...2025.01.21
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아날로그 및 디지털 회로 설계실습 결과보고서1 초전형 적외선 센서2025.05.151. 초전형 적외선 센서 초전형(Pyroelectric) 적외선 센서를 사용하여 회로를 설계하고 실험을 진행하였다. 센서에 +5V를 인가하고 Op-Amp에 +15V, -15V를 인가하여 회로를 구성하였다. 센서 위를 손으로 움직이면 출력신호가 증폭되어 나타났으며, 노이즈 제거를 위해 두 번째 Op-Amp 회로에 병렬로 10㎋의 커패시터를 연결하여 Low-Pass Filter 기능을 추가하였다. 이를 통해 노이즈가 상당히 감소한 깨끗한 파형을 확인할 수 있었다. 또한 Low-Pass Filter의 3dB-frequency를 계산하여 ...2025.05.15
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홍익대 디지털논리실험및설계 7주차 예비보고서 A+2025.05.161. S-R Latch와 S'-R' Latch Latch는 1비트의 문자를 보관하고 유지할 수 있는 회로이다. S-R Latch는 NOR 게이트를 이용해 결선되고 S'-R' Latch는 NAND 게이트를 이용해 결선되므로 SR NOR Latch, SR NAND Latch 라고도 불린다. Set이 활성화되면 Q가 1, Q'가 0이 되고 Reset이 활성화되면 Q'가 1, Q가 0이 된다. 2. Pulse detector와 CLK Pulse detector는 Pulse의 변화를 감지하는 회로이다. 두 개의 동일한 입력 중 하나에만 인버...2025.05.16
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중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL) 결과 보고서2025.05.101. 위상 제어 루프(PLL) 이번 실험은 통신 분야에서 채널 설정에 많이 사용하는 PLL을 설계 및 구성하였다. 위상제어루프를 구성할 때 XOR 게이트를 사용했고 5V의 구형파를 인가하였다. VCO의 캐패시터를 10nF, 100nF, 1uF로 바꿔가며 동작주파수 범위가 어떻게 바뀌는지 확인하였다. 첫 번째 실험, 10nF일 때는 약 14~16kHz까지 입출력의 주파수가 같았다. 두 번째 실험, 100nF은 약 5~10kHz까지 입출력의 주파수가 고정되었다. 세 번째 실험, 1uF은 약 1.3k~2.1kHz 까지의 주파수가 고정되었...2025.05.10
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아날로그 및 디지털회로 설계 실습 실습11_카운터설계_결과보고서2025.01.211. JK Flip-Flop JK Flip-Flop은 두 개의 입력신호에 따라 Logic 1(HIGH) 또는 Logic 0(LOW)값을 출력하는 소자이다. JK Flip-Flop을 이용하여 동기 방식과 비동기 방식으로 카운터를 설계하였다. 2. 동기 카운터 8진 동기 카운터의 경우 JK Flip-Flop 3개를 이용하여 각 2진 비트의 출력을 만들고, Q1의 출력을 2번 째 JK Flip-Flop의 입력으로 사용하고, Q1과 Q2의 출력을 AND 게이트의 입력으로 사용한 후 그 출력을 3번 째 JK Flip-Flop의 입력으로 사용...2025.01.21
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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 논리함수와 게이트2025.05.101. NAND 게이트 설계 및 특성 분석 NAND 게이트를 AND, NOT 게이트를 활용하여 설계하였다. 시뮬레이션 결과 입력이 둘 다 1인 경우 출력이 0이 되는 것을 확인할 수 있었다. NAND 게이트의 진리표를 제시하였다. 2. NOR 게이트 설계 및 특성 분석 NOR 게이트를 OR, NOT 게이트를 활용하여 설계하였다. 시뮬레이션 결과 입력이 둘 다 0인 경우 출력이 1이 되는 것을 확인할 수 있었다. NOR 게이트의 진리표를 제시하였다. 3. XOR 게이트 설계 및 특성 분석 XOR 게이트의 회로도와 시뮬레이션 결과를 제시...2025.05.10
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디지털 회로 실험 및 설계 - 기본 논리 게이트(Gate) 및 TTL, CMOS I.F 실험 22025.05.161. 디지털 회로 실험 및 설계 이 보고서는 디지털 회로 실험 및 설계 과정에서 수행한 기본 논리 게이트(Gate) 및 TTL, CMOS I/F 실험에 대한 내용을 다루고 있습니다. 실험에서는 전압 레벨 측정, OR + Inverter 진리표 작성, AND-OR-NOT 게이트를 이용한 XOR 설계, CMOS와 TTL 인터페이스 등을 다루었으며, 이론값과 실험 결과를 비교 분석하였습니다. 오차 분석에서는 전류 측정의 어려움, 점퍼선의 저항, 브래드 보드의 불확실성 등이 원인으로 지적되었습니다. 1. 디지털 회로 실험 및 설계 디지털 ...2025.05.16
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