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이진 계수기 실험 결과 분석 및 특성 연구2025.11.161. Count-Up Ripple Counter (상향 리플 계수기) TTL IC 7476 dual JK FF을 이용하여 구성한 비동기 계수기로, CLK 신호 입력에 따라 이진수가 0000에서 1111까지 순차적으로 증가한다. Master slave FF를 통과할수록 출력의 주기가 2배로 늘어나며, 오실로스코프 측정 결과 CLK와 L4 사이의 지연시간은 0.16μs로 나타났다. 계수기 작동 중 Switch를 0V로 하면 이전 상태를 유지한다. 2. Count-Down Ripple Counter (하향 리플 계수기) TTL IC 74...2025.11.16
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디지털 회로 실험 및 설계 - Encoder, Decoder 실험 22025.05.161. 디지털 회로 실험 이 보고서는 디지털 회로 실험 및 설계 과정에서 Encoder와 Decoder 실험을 수행한 결과를 다루고 있습니다. 실험에서는 74LS148 Encoder와 74LS138 Decoder 회로를 구현하고, 입력에 따른 출력 동작을 확인하였습니다. 또한 JK Flip-Flop의 동작도 관찰하였습니다. 실험 결과 분석에서는 초기값, 우선순위 인코딩, 디코딩 동작 등을 이론적으로 설명하였습니다. 오차 분석에서는 전류 측정의 불확실성, 점퍼선의 저항, 브레드보드의 상태 등이 실험 결과와 이론의 차이를 발생시킨 요인으...2025.05.16
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아날로그 및 디지털회로설계실습 11장 결과보고서2025.01.041. 비동기식 카운터 비동기 카운터는 첫 번째 Flip-Flop에만 클록이 입력되고, 이후 FF는 이전 FF의 출력을 입력으로 사용한다. 이 때문에 delay가 발생되고, glitch나 ripple 현상이 일어나게 된다. 두번째 FF부터는 이전단의 출력을 입력으로 사용하므로 한 stage를 거칠수록 Qn값의 주기가 2배씩 늘어나며 이것을 '분주회로'의 특성으로 볼 수 있다. 때문에 각 stage의 결과값을 이진법기준으로 한자리씩 할당하였을 때, 그 결과값은 clk가 한 주기 지날때마다 1(2)씩 증가하는 결과를 출력할 수 있다. 2...2025.01.04
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디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 22025.05.161. JK Flip-Flop 실험 JK 플립플롭에서 입력 J와 K가 모두 1일 때, 출력 Q와 Q'의 논리 레벨이 바뀌는 토글(Toggle)이 잘 일어난 모습이다. 논리레벨이 0일 때 완전 0이 아닌 0.15V 수준의 0에 매우 비슷한 값이 나왔으며, 논리레벨이 1일 때는 완전 5V가 아닌, 4.5V 수준의 5V에 매우 비슷한 값이 나왔다. 2. D Flip-Flop 실험 D 플립플롭은 이론상, D = 1일 때 Q = 1이 되고, D = 0 이면 Q = 0 이 된다. 그러므로 결과적으로 입력 D와 출력 Q는 항상 같다는 성질을 가지...2025.05.16
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디지털 회로 실험 및 설계 - Multiplexer, DeMultiplexer 실험, JK Flip Flop 순차회로 실험 22025.05.161. Multiplexer (MUX) 4-to-1 MUX를 구성하고, S1과 S0의 입력신호에 따른 출력 Y를 실험한 결과, 이론값대로 잘 나왔으며 전압 레벨도 High는 4.36V, Low는 0.16V로 잘 측정되었다. 이를 통해 여러 입력 데이터 중에서 하나를 선택하는 조합 논리회로인 MUX를 잘 활용한 실험 결과였다. 2. Demultiplexer (DEMUX) 1-to-4 DEMUX를 구성하고, S1과 S0, Y의 입력상태에 따라 출력 D0~D3를 실험한 결과, 이론값대로 잘 나왔으며 전압 레벨도 High는 4.45V, Lo...2025.05.16
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[A+, 에리카] [A+] 2021-1학기 논리설계및실험 Counter 실험결과보고서2025.05.011. Flip-Flops Flip-Flops는 엣지 트리거 방식으로 동작하며, 출력이 0에서 1로 또는 1에서 0으로 변경될 때 변경된다. JK Flip-Flop은 SR, D Flip-Flop과 달리 negative edge일 때 출력이 변경되며, J와 K가 둘 다 1인 경우 출력값을 반전시켜준다. T Flip-Flop은 T를 toggle로 보아 입력 T의 값이 0이면 상태가 유지되고 1이면 반전된다. 2. Counter 순차 회로는 상태를 순서대로 순환시킨다. 동기식 카운터(Synchronous counter)는 여러 개의 Fli...2025.05.01
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이진 계수기 실험 결과보고서2025.11.161. Count-Up Ripple Counter 7476 dual JK FF을 이용하여 구성한 상향 이진 계수기. 모든 J, K 단자 및 preset 단자를 +5V에 연결하고 SW1을 CLK으로 사용하여 0부터 15까지 순차적으로 계수. 입력 클록의 하강 엣지마다 출력이 변화하며, 4비트 출력(L1, L2, L3, L4)으로 십진수 0~15를 표현. 직전 FF의 출력이 다음 FF의 클록으로 사용되어 시간 지연 발생. 2. Count-Down Ripple Counter 상향 계수기와 반대로 작동하는 하향 이진 계수기. 동일한 JK F...2025.11.16
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서강대학교 디지털논리회로실험 7주차 - Counter와 State Machine 설계2025.01.201. Counter Counter는 일정한 주기를 가지고 0과 1의 신호를 반복하는 Clock 신호에 따라 0부터 n까지, 혹은 n부터 0까지 숫자 병렬 Counter로 나눌 수 있다. 비동기 Counter는 Counter를 구성하는 FF들이 Clock 입력을 공유하지 않고, 첫 번째 FF를 제외한 모든 FF가 이전 FF의 출력을 Clock 신호로 받게 된다. 동기 Counter는 Counter를 구성하는 FF들이 Clock 입력을 동일한 하나의 신호로 받는다. 2. State Machine State machine은 n개의 fli...2025.01.20
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아날로그 및 디지털회로 설계 실습 실습11_카운터설계_결과보고서2025.01.211. JK Flip-Flop JK Flip-Flop은 두 개의 입력신호에 따라 Logic 1(HIGH) 또는 Logic 0(LOW)값을 출력하는 소자이다. JK Flip-Flop을 이용하여 동기 방식과 비동기 방식으로 카운터를 설계하였다. 2. 동기 카운터 8진 동기 카운터의 경우 JK Flip-Flop 3개를 이용하여 각 2진 비트의 출력을 만들고, Q1의 출력을 2번 째 JK Flip-Flop의 입력으로 사용하고, Q1과 Q2의 출력을 AND 게이트의 입력으로 사용한 후 그 출력을 3번 째 JK Flip-Flop의 입력으로 사용...2025.01.21
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JK flip-flop 실험 결과 및 특성 분석2025.11.161. JK Flip-Flop의 기본 동작 원리 JK flip-flop은 J와 K 입력값에 따라 다양한 동작을 수행한다. J=0, K=0일 때는 이전 상태를 유지하고, J=0, K=1일 때는 0으로 리셋, J=1, K=0일 때는 1로 셋, J=1, K=1일 때는 토글(이전 상태와 반전)된다. 본 실험에서는 TTL IC 7402 NOR gate, TTL IC 7404 NOT gate, TTL IC 7410 3입력 AND gate를 사용하여 JK flip-flop을 구성하고 진리표를 완성시켰다. 2. Single Chip JK Flip-...2025.11.16
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