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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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디지털통신시스템설계 5장 과제2025.11.131. 디지털통신시스템 디지털통신시스템은 정보를 디지털 신호로 변환하여 전송하는 통신 체계입니다. 이는 아날로그 신호를 샘플링, 양자화, 부호화 과정을 거쳐 디지털 형태로 변환한 후 전송하고 수신 측에서 복원하는 과정을 포함합니다. 현대의 대부분의 통신 시스템은 디지털 방식을 채택하고 있으며, 높은 신뢰성과 효율성을 제공합니다. 2. 신호처리 신호처리는 수신된 신호에서 노이즈를 제거하고 유용한 정보를 추출하는 기술입니다. 디지털통신에서는 필터링, 변조, 복조 등의 신호처리 기법이 적용되며, 이를 통해 통신 품질을 향상시키고 오류율을 ...2025.11.13
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디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
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디지털통신시스템설계실습6주차2025.05.091. 디지털 통신 시스템 이번 실습을 통해 디지털 통신 시스템에서 Eb/No 값의 변화에 따른 BER의 변화를 시뮬레이션하고 분석할 수 있었습니다. Eb/No 값이 증가할수록 BER이 감소하는 경향을 확인할 수 있었고, 이는 통신 시스템의 성능과 안정성에 큰 영향을 미치는 중요한 요소라는 것을 나타냅니다. 또한 실험적으로 BER과 이론적으로 계산한 BER을 비교하여 실험 횟수가 적을 때는 차이가 있었지만, 시뮬레이션 횟수가 증가함에 따라 오차가 줄어드는 것을 확인할 수 있었습니다. 이를 통해 실제 통신 환경에서의 성능을 정확하게 평...2025.05.09
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아날로그 및 디지털 회로 설계 실습 결과보고서10 7segment/decoder 회로설계2025.05.151. 7-segment LED 7-segment LED의 특성을 확인하였다. common anode type과 common cathode type이 있으며, anode가 모두 공통으로 Vcc에 연결되어 있는 경우 점등시키고자 하는 LED만 ground에 연결하면 되고, cathode가 모두 공통으로 ground에 연결되어 있는 경우 점등시키고자 하는 LED만 Vcc에 연결하면 된다는 것을 알게 되었다. 2. Decoder Decoder는 binary 입력을 받아 7-segment LED를 점등하기 위해 7개의 출력 bit를 가지는 ...2025.05.15
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디지털통신시스템설계 프로젝트 과제2025.05.101. BPSK 및 QPSK 변조 및 복조 첫 번째 프로젝트에서는 BPSK 또는 QPSK로 변조된 이미지 데이터를 복조하고 채널의 SNR(Eb/No)을 계산하는 과제였습니다. BPSK 복조는 실수부의 부호만 판단하여 1, 0으로 매칭하였고, QPSK 복조는 실수부와 허수부를 각각 판단하여 다시 합친 후 전치하였습니다. 복원된 이미지를 확인한 결과 BPSK 복조에서 이미지가 제대로 출력되었고, QPSK 복조는 제대로 출력되지 않아 project_1 파일은 BPSK로 변조된 이미지라는 것을 알 수 있었습니다. 채널의 SNR은 원본 이미지...2025.05.10
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[디지털공학개론] 아래의 POS형 부울 함수들에 대한 카르노 맵을 작성하세요. 단, 맵에는 '0'으로 채워지는 셀들만 표시하세요.2025.01.211. 부울 함수 간소화 이번 분석을 통해 카르노 맵을 사용하여 POS형 부울 함수를 시각화하고 간소화하는 방법을 확인했습니다. 각 함수에서 '0'으로 표시된 셀들은 함수가 0이 되는 특정 조건을 나타내며, 이를 통해 함수의 최적화를 도출할 수 있습니다. 카르노 맵은 복잡한 부울 함수를 시각적으로 이해하고 간소화하는 강력한 도구입니다. 이 방법은 특히 디지털 회로 설계에서 회로의 효율성을 높이는 데 유용합니다. 회로의 크기, 비용, 전력 소비를 줄이고, 성능을 향상시키는 데 중요한 역할을 합니다. 2. 디지털 논리 회로 설계 카르노 ...2025.01.21
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디지털 회로 실험 및 설계 - Encoder, Decoder 실험 22025.05.161. 디지털 회로 실험 이 보고서는 디지털 회로 실험 및 설계 과정에서 Encoder와 Decoder 실험을 수행한 결과를 다루고 있습니다. 실험에서는 74LS148 Encoder와 74LS138 Decoder 회로를 구현하고, 입력에 따른 출력 동작을 확인하였습니다. 또한 JK Flip-Flop의 동작도 관찰하였습니다. 실험 결과 분석에서는 초기값, 우선순위 인코딩, 디코딩 동작 등을 이론적으로 설명하였습니다. 오차 분석에서는 전류 측정의 불확실성, 점퍼선의 저항, 브레드보드의 상태 등이 실험 결과와 이론의 차이를 발생시킨 요인으...2025.05.16
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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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디지털 IC의 기본 특성과 기억소자를 갖는 조합논리회로 및 기본 플립플롭 회로2025.04.271. 디지털 IC의 기본 특성 디지털 집적 회로는 아날로그 회로와는 반대되는 개념으로서 일반적으로 불 대수로 표현되는 회로를 가리킨다. 디지털 회로는 일반적으로 정답조합회로와 논리 회로를 조합하여 만들어지며 컴퓨터 같은 장치에 주로 사용된다. 디지털 회로는 2개의 불연속적인 전압 범위를 정보 표현의 방법으로 이용하는 전자회로를 뜻하며 논리 회로를 구현하는 한가지 방법이다. 디지털 서킷에는 양자화 오류, 에너지 소비 증가 등의 단점이 존재한다. 2. 기억소자를 갖는 조합논리회로 조합논리회로란 메모리를 갖지 않는 회로로 출력값이 그 시...2025.04.27
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