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고려대학교 디지털시스템실험 A+ 5주차 결과보고서2025.05.101. Binary to 7-SEGMENT 이번 실험을 통해 7-segment의 8자리가 어떻게 동시에 보여지는지 알 수 있었습니다. Binary to 7-segment를 구현할 때에 저번 시간에 만들었던 binary to BCD를 사용하였고, 이렇게 만든 Binary to 7-segment 함수를 이용해 7-segment 계산기를 만들 수 있었습니다. 이 과정에서 간단한 동작을 하는 함수 하나를 만드는 데에도 그 안에 많은 함수가 쓰인다는 것을 알 수 있었습니다. 2. Adder/Subtractor와 연결한 7-SEGMENT 만들기...2025.05.10
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디지털시스템설계실습_HW_WEEK102025.05.091. FSM Detector 이번 과제를 통해 FSM Detector를 구현해보는 시간이었습니다. Testbench에서 1101 sequency를 포함하는 input x '011011011110111' sequency를 생성하여 그 결과를 확인했습니다. FSM 모듈은 위의 input을 감지하고 그에 따라 1을 출력하는 것을 알 수 있었습니다. 그리고 이 과정을 분석하면서 Detector의 원리도 이해할 수 있었습니다. 2. Verilog Code 과제에서는 FSM_Detector 모듈을 Verilog로 구현하고, Test Bench...2025.05.09
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고려대학교 디지털시스템실험 A+ 4주차 결과보고서2025.05.101. 4 bit Adder/Subtractor 구현 및 FPGA 동작 검증 이번 실험에서는 4 bit Adder/Subtractor 회로를 구현하고 FPGA에서 동작을 검증하였습니다. Half-Adder와 Full-Adder 회로를 기반으로 4-bit Ripple Carry Adder와 4-bit Adder/Subtractor 모듈을 구현하였습니다. 다양한 입력 조건에 대해 Cout과 Sum 신호를 확인하여 회로가 정상적으로 동작함을 확인하였습니다. 2. 4 bit*4bit Multiplier 구현 및 FPGA 동작 검증 또한 4 ...2025.05.10
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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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디지털시스템설계실습_HW_WEEK72025.05.091. DFF with synchronous reset and enable 이번 실습에서는 DFF with synchronous reset and enable를 구현하였습니다. 실습 강의노트에 주어진 코드를 입력했지만, 결과 파형을 분석할 때 Q와 QBAR의 값이 반전되지 않는 결과가 생겼습니다. 이는 변수명을 잘못 입력해 생긴 결과였지만, 강의노트에 있는 모듈 코드에서 posedge clk과 'negedge reset'을 추가한 것이 asynchrous 일 때 쓰는 것처럼 보였습니다. 또한 D-FF의 동작원리에 대해서도 다시 한 번...2025.05.09
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고려대학교 디지털시스템실험 A+ 11주차 결과보고서2025.05.101. 컴퓨터 시스템의 기본 구조 이번 실험을 통해 컴퓨터가 폰 노이만 구조로 이루어져 있다는 것을 알게 되었습니다. 코드를 작성하면서 간단한 동작을 구현하는 데 매우 복잡한 코드가 필요하다는 것을 느꼈고, 한 글자의 실수로 아예 값이 출력되지 않는 경험을 많이 하였습니다. 2. 데이터 경로(Data Path) 모듈 설계 및 구현 입력값과 출력값이 서로서로 연결되어 있는 구조를 코딩할 때에는 알맞은 값이 잘 입력되고 있는지 확인하는 것이 중요하다는 것을 깨달았습니다. 1. 컴퓨터 시스템의 기본 구조 컴퓨터 시스템의 기본 구조는 매우 ...2025.05.10
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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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디지털시스템설계 이론과제22025.05.091. 디지털 시스템 설계 이 과제는 디지털 시스템 설계에 대한 내용을 다루고 있습니다. 과제에서는 0부터 999까지 카운트하는 카운터 모듈과 11011 패턴을 검출하는 유한상태기계(FSM) 모듈을 설계하고 검증하는 내용이 포함되어 있습니다. 카운터 모듈은 동기화된 리셋 입력을 가지며, 999에서 다음 값으로 넘어갈 때 0으로 초기화됩니다. FSM 모듈은 중첩된 패턴 검출을 허용하는 Mealy 모델로 설계되었습니다. 과제를 통해 디지털 시스템 설계 및 검증 기법을 익힐 수 있습니다. 1. 디지털 시스템 설계 디지털 시스템 설계는 현대...2025.05.09
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디지털시스템설계실습_HW_WEEK62025.05.091. 4-to-1 MUX 이번 실습에서는 4-to-1 MUX를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. if-else 문과 case 문을 사용하여 MUX를 구현했으며, 시뮬레이션 결과를 통해 입력 신호 s0, s1에 따라 출력 i0, i1, i2, i3가 정상적으로 동작하는 것을 확인할 수 있었습니다. 2. 4-bit 시프트 레지스터 4-bit 시프트 레지스터를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. non-blocking 할당을 사용하여 클록 신호에 맞춰 입력 sin 값이...2025.05.09
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고려대학교 디지털시스템실험 A+ 13주차 결과보고서2025.05.101. 컴퓨터 시스템의 기본 구조 이번 실험을 통해 Simple Computer의 동작을 구현해 보고 이해할 수 있었습니다. Control Unit, Data Path, Register File, Function Unit 등 컴퓨터 시스템의 기본적인 구조를 이해하고 실험을 진행했습니다. 2. Simple Computer 시뮬레이션 코드를 작성하고 시뮬레이션을 돌려보는 과정에서 코드 작성 순서를 지키지 않거나 Radix 설정을 잘못하는 등 작은 실수들이 여러 번 있었지만, 그만큼 많이 배울 수 있었습니다. Simple Computer의...2025.05.10
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