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[논리회로설계실험] Mux, Demux (dataflow/gatelevel modeling) (성균관대)2025.01.211. MUX MUX는 멀티플렉서라고도 하며 다수의 정보 장치를 소수의 채널이나 선을 통하여 전송하는 것을 의미한다. MUX는 여러 입력선 중에서 하나를 선택하여 출력선에 연결하는 '조합 논리 회로'로 선택선의 값에 따라 한 입력선을 선택한다. 일반적으로 입력선이 n개 있을 때 선택선은 log2n개가 필요하다. 2. DEMUX DEMUX는 디멀티플렉서라고도 하며 하나의 입력선을 여러 개의 출력선 중 하나에 연결하는 '조합 논리 회로'이다. 선택선의 값에 따라 하나의 출력선이 활성화되고 나머지 출력선은 비활성화된다. 일반적으로 출력선이...2025.01.21
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[논리회로설계실험] 1bit full adder & 4bit full adder (logic gate 구현)(성균관대)2025.01.161. Full Adder Full adder는 가산기로 입력된 값의 합을 이진수로 표현하고 남는 값은 C를 통해 내보내는 기능을 한다. 1bit full adder에서는 A, B, Cin을 입력 받고 Sum으로 출력하며, Cin은 남는 값을 내보내는 역할을 한다. 4bit full adder는 1bit full adder를 모듈화하여 병렬로 4개 연결하고 새로운 A[n], B[n]의 값을 입력 받아 최종적인 값을 도출한다. 이를 통해 full adder는 모든 비트수에 대해 사용 가능하다는 것을 알 수 있다. 2. 1bit Full...2025.01.16
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논리회로설계실험 6주차 D Latch 설계2025.05.151. D Latch 이번 실습의 목표는 D Latch를 Behavioral modeling, Dataflow modeling, Gate-level modeling, 그리고 Structural modeling으로 구현하는 것입니다. D Latch의 기본적인 구조와 작동 방식을 이해하고, 이를 바탕으로 다양한 모델링 방법을 통해 D Latch를 구현하였습니다. 이를 통해 논리회로 설계에 대한 이해도를 높일 수 있었습니다. 2. Schematic 설계 D Latch의 schematic을 두 가지 방법으로 그려보았습니다. 첫 번째는 log...2025.05.15
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[논리회로설계실험] Xor gate & Xnor gate (logic gate 구현)(성균관대)2025.01.161. XOR Gate XOR Gate는 수리논리학에서 주어진 2개의 명제 가운데 1개만 참일 경우를 판단하는 논리 연산입니다. 홀수 개의 input이 '1'일 때 output이 '1'이며, 짝수 개의 input이 '1'일 때, output이 '0'입니다. 2. XNOR Gate XNOR Gate는 XOR Gate에 Not Gate가 연결된 것으로 XOR Gate와 정반대의 논리값을 출력합니다. 홀수 개의 input이 '1'일 때, output이 '0'이며, 짝수 개의 input이 '0'일 때, output이 '1'입니다. 3. Da...2025.01.16
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논리회로설계실험 5주차 Encoder 설계2025.05.151. 4:2 Priority Encoder 4:2 Encoder는 기본적으로 하나의 input만이 true인 경우에 그에 대응되는 output을 출력한다. 즉 다수의 input이 동시에 true인 경우에 동작방식과 출력하는 output이 정의되어 있지 않다. 이러한 문제를 해결하기 위한 방법으로 priority encoder가 사용되는데, 동작방식은 간단하다. Input들에 priority level을 할당하여 여러 개의 input이 true이더라도 가장 priority level이 높은 input에 의거하여 output을 출력하는...2025.05.15
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논리회로설계실험 4주차 MUX 설계2025.05.151. 4:1 MUX 4:1 MUX는 4개의 입력 a, b, c, d와 2개의 선택 입력 s1, s0, 그리고 하나의 출력으로 구성되어 있다. 선택 입력 s1, s0의 조합에 따라 4개의 입력 중 하나가 출력으로 선택된다. 이를 Karnaugh map과 Boolean 식으로 표현할 수 있으며, Verilog를 이용하여 dataflow modeling과 gate-level modeling으로 구현할 수 있다. 2. 1:4 DEMUX 1:4 DEMUX는 1개의 입력과 2개의 선택 입력 s1, s0, 그리고 4개의 출력으로 구성되어 있다....2025.05.15
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논리회로설계실험 2주차 XNOR gate 설계2025.05.151. XNOR Gate 이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드를 구현하는 3가지 방식인 Behavioral modeling, Gate-level modeling, Dataflow modeling을 이용하여 XNOR gate를 구현하는 것이다. XNOR gate는 A와 B가 서로 같은 값일 때 TRUE, 즉 1을 Output으로 출력한다. Boolean expression으로는 A⊙B = AB + A'B'로 나타낼 수 있다. 3가지 모델링 방식으로 XNOR gate...2025.05.15
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. Verilog HDL을 사용하면 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 주로 Data Flow level과 Structural level을 이용한 설계를 사용...2025.05.01
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방송통신대학교 프라임칼리지 AI전공 인공지능 2차 과제(만점 취득)2025.01.241. 텐서플로(TensorFlow) 텐서플로(TensorFlow)는 구글(Google)에서 만든 딥러닝 프로그램을 쉽게 구현할 수 있도록 다양한 기능을 제공해주는 라이브러리입니다. 텐서플로 자체는 기본적으로 C++로 구현되어 있지만, Python, Java, Go 등 다양한 언어를 지원하며, 파이썬을 최우선으로 지원하고 있습니다. 또한 브라우저에서 실행 가능한 시각화 도구인 텐서보드(TensorBoard)를 제공하여 딥러닝 학습 과정을 추적하는데 유용하게 사용됩니다. 텐서플로에서 Tensor(텐서)란 딥러닝에서 데이터를 표현하는 방...2025.01.24
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논리회로설계실험 3주차 Adder 설계2025.05.151. 1-bit Full Adder 이번 실습에서는 1-bit full adder를 dataflow modeling과 gate-level modeling 두 가지 방법으로 직접 구현해 보았습니다. truth table과 Karnaugh map을 이용해 구한 Boolean expression을 바탕으로 구현하였으며, 이를 통해 adder의 작동 방식을 더 깊이 이해할 수 있었습니다. 2. 4-bit Full Adder 1-bit full adder를 이용하여 4-bit full adder를 구현하였습니다. 4개의 1-bit full ...2025.05.15