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고려대학교 디지털시스템실험 A+ 13주차 결과보고서2025.05.101. 컴퓨터 시스템의 기본 구조 이번 실험을 통해 Simple Computer의 동작을 구현해 보고 이해할 수 있었습니다. Control Unit, Data Path, Register File, Function Unit 등 컴퓨터 시스템의 기본적인 구조를 이해하고 실험을 진행했습니다. 2. Simple Computer 시뮬레이션 코드를 작성하고 시뮬레이션을 돌려보는 과정에서 코드 작성 순서를 지키지 않거나 Radix 설정을 잘못하는 등 작은 실수들이 여러 번 있었지만, 그만큼 많이 배울 수 있었습니다. Simple Computer의...2025.05.10
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디지털시스템설계실습_HW_WEEK122025.05.091. 32-bit ALU 설계 이번 실습에서는 32비트 ALU(Arithmetic Logic Unit)를 설계하고 구현하였습니다. 하위 모듈인 Full Adder, ALU_1, ALU_2를 구현한 후 이를 활용하여 32비트 ALU Top Module과 Pipeline Top Module을 구현하였습니다. 다양한 ALU 연산(AND, OR, ADD, SUB, SET ON LESS THAN)을 수행하고 그 결과를 시뮬레이션을 통해 확인하였습니다. 또한 Synthesis 후 Schematic을 분석하여 Critical Path Delay...2025.05.09
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고려대학교 디지털시스템실험 A+ 5주차 결과보고서2025.05.101. Binary to 7-SEGMENT 이번 실험을 통해 7-segment의 8자리가 어떻게 동시에 보여지는지 알 수 있었습니다. Binary to 7-segment를 구현할 때에 저번 시간에 만들었던 binary to BCD를 사용하였고, 이렇게 만든 Binary to 7-segment 함수를 이용해 7-segment 계산기를 만들 수 있었습니다. 이 과정에서 간단한 동작을 하는 함수 하나를 만드는 데에도 그 안에 많은 함수가 쓰인다는 것을 알 수 있었습니다. 2. Adder/Subtractor와 연결한 7-SEGMENT 만들기...2025.05.10
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고려대학교 디지털시스템실험 A+ 3주차 결과보고서2025.05.101. 2-to-4 Line Decoder 2-to-4 Line Decoder의 동작을 구현하였습니다. A0=0, A1=0일 때 출력, A0=1, A1=0일 때 출력, A0=0, A1=1일 때 출력을 확인하였습니다. 2. 3-to-8 Line Decoder 3-to-8 Line Decoder의 동작을 구현하였습니다. A0=1, A1=1, A2=0일 때 출력, A0=0, A1=0, A2=1일 때 출력, A0=1, A1=0, A2=1일 때 출력을 확인하였습니다. 3. Binary-to-BCD Converter Binary-to-BCD C...2025.05.10
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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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A+ / 디지털시스템설계 가/감산기 실험보고서2025.05.131. 프로그래머블 반 가/감산기 A입력의 반전 유무에 따라 가산기와 감산기로 동작하며, XOR 게이트의 특성을 이용하여 두 회로를 하나로 합쳐 반가감산기 회로를 구성할 수 있다. 실험을 통해 이를 확인하고 이해할 수 있었다. 2. 프로그래머블 전 가/감산기 프로그래머블 전 가/감산기는 제어신호에 따라 가산기와 감산기로 동작할 수 있는 회로이다. 실험을 통해 이를 확인하고 이해할 수 있었다. 3. 4비트 병렬 가산기 7483 IC 소자를 이용하여 4비트 병렬 가산기를 구성하고, 입출력 관계를 실험적으로 확인할 수 있었다. 입력을 피가...2025.05.13
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디지털시스템설계실습_HW_WEEK62025.05.091. 4-to-1 MUX 이번 실습에서는 4-to-1 MUX를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. if-else 문과 case 문을 사용하여 MUX를 구현했으며, 시뮬레이션 결과를 통해 입력 신호 s0, s1에 따라 출력 i0, i1, i2, i3가 정상적으로 동작하는 것을 확인할 수 있었습니다. 2. 4-bit 시프트 레지스터 4-bit 시프트 레지스터를 Verilog 코드로 구현하고 시뮬레이션을 통해 동작을 확인했습니다. non-blocking 할당을 사용하여 클록 신호에 맞춰 입력 sin 값이...2025.05.09
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디지털시스템설계실습_HW_WEEK112025.05.091. 7 세그먼트 업다운 카운터 이 프레젠테이션은 7 세그먼트 업다운 카운터를 구현하는 방법을 설명합니다. 이를 위해 Verilog 코드를 사용하여 상태 머신을 설계하고, 각 상태에 따라 7 세그먼트 디스플레이의 출력을 제어합니다. 또한 시뮬레이션을 통해 동작을 확인하고, 합성 후 critical path delay를 분석합니다. 이를 통해 FSM 설계의 효율성과 7 세그먼트 디스플레이의 작동 원리를 이해할 수 있습니다. 2. 상태 머신 설계 이 프레젠테이션에서는 7 세그먼트 업다운 카운터를 구현하기 위해 상태 머신을 설계합니다. ...2025.05.09
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디지털시스템설계실습_HW_WEEK82025.05.091. 16x8bit Register file 이번 과제에서는 16x8bit Register file을 구현했습니다. 이 구조는 4bit의 address, 8bit의 data 크기, 16개의 저장공간을 가지고 있습니다. wr_enable이 활성화되면 clk 신호에 맞춰 din 값이 wr_addr에 입력되어 저장됩니다. 이를 통해 데이터가 저장되는 과정을 이해할 수 있었습니다. 2. Shift Register Shift Register 모듈을 구현하면서 clk이 positive edge일 때 qout이 shift되는 과정을 통해 동작 ...2025.05.09
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디지털시스템설계 실습 13주차2025.05.091. 8bit -carry lookahead adder 하위모듈 구현 이번 실습에서는 8비트 carry lookahead adder의 하위 모듈을 구현하였습니다. carry lookahead adder는 carry 전파 지연을 줄이기 위해 설계된 adder 회로입니다. 이를 통해 더 빠른 연산 속도를 달성할 수 있습니다. 2. 32bit -carry select adder 모듈 구현 또한 32비트 carry select adder 모듈을 구현하였습니다. carry select adder는 carry 발생 여부에 따라 두 개의 결과를...2025.05.09
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