Set-up Time 및 Hold Time이상적인 Flip-Flop은 정확한 clk의 edge에서 입력값 D의 값을 출력값 Q로 바꾸어준다. 그러나 실제 회로에서는 전압은 연속 ... 되기까지 clk edge 이후에 충분한 시간의 D값 유지가 필요하다. 전자를 set up Time이라고 하며, 후자를 hold Time이라고 한다. 그림으로 살펴보면 아래와 같다.위 ... 의 그림에서 나타나 있는 것 처럼 setup Time과 hole Time사이에서는 data가 변화하면 안되고 일정하게 유지되어야 한다. 그렇지 않으면 flip-flop의 정상적인 동작
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