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인하대 vlsi VLSI vlsi mux

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"인하대 vlsi" 검색결과 1-20 / 35건

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인하대 VLSI 설계 5주차 Multiplexer

1) Multiplexer: MUX는 Multiplexer로 신호가 2개 입력될 때 두 신호 중 하나를 선택하는 gate로 입력 신호의 개수에 따라 2:1 Mux, 4:1 Mux, 8:1 Mux, 16:1 Mux 등으로 구분된다. 이번 실습에서는이 중 2:1 Mux와 ..

리포트 | 8페이지 | 2,000원 | 등록일 2023.03.15

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인하대 VLSI 설계 4주차 XOR

1. XOR GateXOR Gate입력출력000011101110: XOR Gate는 두 입력 값이 서로 다른 경우 1을, 서로 같은 경우 0을 출력하는 gate로 배타적 논리합이라고도 한다. 이를 나타내는 진리표는 [표 1]과 같다.진리표를 보면 입력 신호가 서로 같을..

리포트 | 9페이지 | 2,000원 | 등록일 2023.03.15 | 수정일 2023.03.22

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인하대 VLSI 설계 2주차 inverter

1. Inverter 회로의 개념: input이 0인 경우 output으로 1이 출력되고 input이 1이면 output으로 0을 출력하는 회로를 말한다.CMOS Inverter 회로를 나타내면 [그림 1]과 같다.VDD에는 PMOS, GROUND에는 NMOS가 연결되..

리포트 | 12페이지 | 1,000원 | 등록일 2023.03.15 | 수정일 2023.03.18

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인하대 VLSI 설계 Microprocessor 프로젝트 결과보고서

1. Microprocessor2. SRAM 개요3. SRAM Decoder4. SRAM Controller5. SRAM Cell6. SRAM Block7. Demux8. D-FlipFlop9. ALU10. Demux+FF+ALU11. SRAM + Demux+FF+AL..

리포트 | 52페이지 | 3,000원 | 등록일 2023.03.15 | 수정일 2023.05.10

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인하대 VLSI 설계 6주차 Flip-Flop

1) LatchLatch란 하나 이상의 비트들을 저장하기 위한 디지털 논리회로로 데이터 입력 In, 클럭 입력 CLK, 출력 Q로 이루어진다. Latch의 종류에는 Negative Latch와 Positive Latch가 있으며 그 Schematic design은 [그..

리포트 | 8페이지 | 2,000원 | 등록일 2023.03.15 | 수정일 2023.03.22

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인하대 VLSI 설계 3주차 NAND,NOR,AND,OR

1. Rule of Conduction Complements(Dual): [그림 1]은 NAND gate 회로를 나타낸다. eq \o\ac(○,1) PMOS: 병렬 연결(Parallel)되어 두 Input 중 하나라도 0일 경우 Y 노드가 VDD와 연결되어 1이 출력되..

리포트 | 12페이지 | 2,000원 | 등록일 2023.03.15 | 수정일 2023.03.21

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인하대 VLSI 설계 2주차 CMOS Process flow diagram 등 이론 수업 과제

1.Redraw CMOS Process flow diagram2. Visit the Intel on-line microprocessor museum( Hyperlink "http://www.intel.com/museum/onlineexhibits.htm" http://..

리포트 | 10페이지 | 1,000원 | 등록일 2023.03.15

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인하대 vlsi 2주차 inveter

Inverter는 입력신호를 그대로 반전시켜서 출력단에 내보내주는 회로입니다. Pmos와 Nmos로 즉, cmos형태로 간단하게 인버터를 구성해줄 수 있는데, Vdd인 위쪽에 pmos, GND인 아래쪽에 nmos를 연결해주고 gate를 polysilicon으로 공통으로..

Non-Ai HUMAN
| 리포트 | 10페이지 | 3,000원 | 등록일 2020.07.09

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인하대 vlsi 4주차 xor

Xor gate 회로는 다음과 같은 진리표를 갖는 동작을 하는 회로이다.위의 진리표로 카르노맵을 구성해 입력식을 추출해보면 X=A’B+AB’ 가 나오게 된다. 이를 cmos gate로 바꾸는 과정을 살펴보면 아래의 n-mos network에 A’B를 직렬로, AB’를 ..

Non-Ai HUMAN
| 리포트 | 8페이지 | 3,000원 | 등록일 2020.07.09

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인하대 vlsi 7주차 setuptime

Set-up Time 및 Hold Time이상적인 Flip-Flop은 정확한 clk의 edge에서 입력값 D의 값을 출력값 Q로 바꾸어준다. 그러나 실제 회로에서는 전압은 연속적이며 비 이상적으로 변하기 때문에 이상적인 동작을 할 수 없다. 따라서 clk의 edge이전..

Non-Ai HUMAN
| 리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09

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인하대 vlsi 6주차 플리플롭

이번 주차에서는 flip-flop을 layout하게된다. 이 flip-flop은 2개의 latch로 만들 수 있다. 두 장치 모두 clk을 입력받는 다는 공통점이 있다. 차이점은 latch는 clk의 신호가 1일 때 지속적으로 입력의 값을 출력으로 전달하고, flip-..

Non-Ai HUMAN
| 리포트 | 10페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2020.07.15

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인하대 vlsi INTEL 정보 조사 레포트

1) Visit the Intel on-line microprocessor museum. Spend some time browsing the site. It contains a large amount of very interesting information.Making..

Non-Ai HUMAN
| 리포트 | 5페이지 | 1,000원 | 등록일 2019.06.22 | 수정일 2019.06.25

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인하대 vlsi 3주차 nand,nor,and,or

Magic tool을 이용해 NAND, NOR, AND, OR gate를 구성하였다.1.NAND, NOR gateCmos logic gate설계시 Pull-down network와 Pull-up network의 특성에 의해 출력이 반전된 결과가 나오게 된다. 위의 그림..

Non-Ai HUMAN
| 리포트 | 23페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2020.07.15

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인하대 VLSI simple microprocess of design 레포트

VLSI HOMEWORK – Simple 8 bit microprocessor design flowMIPS 구조8 bit MIPS 마이크로프로세서의 구조를 고려한다. MIPS 8

Non-Ai HUMAN
| 리포트 | 3페이지 | 2,000원 | 등록일 2019.06.22 | 수정일 2020.08.19

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인하대 전자공학과 VLSI inverter magic layout 및 hspice simulation

설계 단계 (Inverter)Gate Level : Logic Design (2) Transistor Level : Schematic Design (3) Layout DesignTransistor Level에서의 동작 원리(1) 기본적으로 Supply쪽엔 pMOS, g..

Non-Ai HUMAN
| 리포트 | 7페이지 | 2,000원 | 등록일 2019.06.22 | 수정일 2020.08.19

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인하대 전자공학과 VLSI delay setup hold time hspice simulation

Setup TimeSwitching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 시간을 말한다. 즉, Data의 파형이 High인지 Low인지 판별하는데 필요한 최소시간을 의미한다.Hold TimeSwitching이 일어난 후 상태의 변화가 정확히 인식..

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| 리포트 | 5페이지 | 2,000원 | 등록일 2019.06.22

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인하대 전자공학과 VLSI XOR, XNOR magic layout 및 hspice simulation

XOR GateXOR 게이트는 배타적 논리합이라는 논리회로로, 둘 중 한 쪽이 1일 때 1이 결과값으로 도출된다.왼쪽의 그림과 같은 XOR Gate를 설계하기 위해서는 A,B 두 입력에 대한 값과 NOT A, NOT B의 값이 필요하므로 인버터 2개가 필요하다.또한 p..

Non-Ai HUMAN
| 리포트 | 7페이지 | 2,000원 | 등록일 2019.06.22 | 수정일 2020.08.19

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인하대 전자공학과 VLSI NAND, NOR magic layout 및 hspice simulation

Rule of Conduction Complements- nMOS : pull-down 네트워크- pMOS : pull-up 네트워크- Pull-up은 pull-down과 상호보완적 관계이다.- 한 쪽이 직렬이면 다른 한 쪽은 병렬Logic Size RatioSize(..

Non-Ai HUMAN
| 리포트 | 11페이지 | 2,000원 | 등록일 2019.06.22 | 수정일 2020.08.19

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VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) 1차 과제물 보고서

실리콘 칩 제조과정1. 모래에서 실리콘을 추출2. 실리콘을 녹인다.3. 실리콘 seed를 이용하여 쇼크랄스키방법으로 실리콘 ingot(단결정 실리콘)을 만든다.4. 실리콘 ingot을 잘라 웨이퍼를 만든다.5. 실리콘 웨이퍼를 매끄럽게 한다.6. 사진식각공정 - 이온주..

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2015.11.27

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인하대 전자공학과 VLSI d latch, flip flop magic layout 및 hspice simulation

D-latchLatch의 종류는 다음과 같이 Positive Latch, Negative Latch로 크게 두 가지이다.[ positive latch의 경우 ]우선 D-latch의 특징은 CLK에 따라 2개로 나눌 수 있다.[CLK=1일 때, Q는 D가 된다(Q=D)]..

Non-Ai HUMAN
| 리포트 | 7페이지 | 2,000원 | 등록일 2019.06.22

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