"인하대 verilog"의 검색결과 입니다.

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4bitfulladder MIPS booth encoding 인하대 verilog verilog alu 32bit

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"인하대 verilog" 검색결과 1-20 / 27건

인하대 컴퓨터구조론 과제3 mips multicycle verilog

컴퓨터 구조론 과제Verilog를 사용한 MIPS의 Multicycle 구현⑴ Vivado를 이용하여 MIPS의 Multicycle 모델이 어떻게 수행되는지 분석1. ALU ... 가 무한으로 반복된다. 두번째 beq 다음에 수행 되도록 코딩 되었던 sw 명령어는 수행되지 않는다.⑶고찰Verilog를 사용하여 설계된 Multicycle MIPS를 Vivado

리포트 | 8페이지 | 2,000원 | 등록일 2021.04.01

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인하대 전자과 디지털논리회로 2019 verilog과제

Design 11. 코드의 빈칸 안에 알맞은 신호를 넣어 Fulladder 모듈을 완성하고 이를 검증하기 위한 테스트벤치 모듈을 작성. 시뮬레이션 결과를 분석하시오. 2. 코드의 빈칸 안에 알맞은 신호를 넣어 4비트 Fulladder 모듈을 완성하고 이를 검증하기 위한..

리포트 | 5페이지 | 5,000원 | 등록일 2020.07.08

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인하대학교 디지털시스템설계 (verilog) 32bit ALU 설계

1. 과제목적1. generate 구문의 사용법을 익힌다.2. ALU의 구조와 동작방식에 대해 알아본다.3. Hierarchical 구조 모델링을 익힌다8. 고찰처음 최상위 모듈을 작성할 때 Set값을 wire로 선언하지 않고 시뮬레이션을 실시하였다. 코드상 에러는 발..

리포트 | 12페이지 | 2,400원 | 등록일 2017.01.06 | 수정일 2018.03.24

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인하대학교 디지털시스템설계 (verilog) Mealy machine, 1001 Detector 설계

1. 과제목적1. 주어진 state 다이어그램에 대한 밀리/무어 모듈 작성법 익히기.2. 주어진 조건에 따라 state 다이어그램 작성하기.3. 밀리머신과 무어머신의 차이점을 익히기16. 고찰Problem 1은 매우 간단한 내용이었다. 분석해보니 input값이 1이 되..

리포트 | 13페이지 | 2,400원 | 등록일 2017.01.06

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인하대학교 디지털시스템설계 (verilog) 8 to 1 MUX 설계

1. 과제목적1. dataflow modeling의 3가지 방법으로 MUX를 설계해보고 장단점 분석하기2. 다수비트의 입출력 시스템에 대한 설계를 익히기3. Logic 블록도 및 시물레이션 파형 확인방법을 익히기6. 시뮬레이션 파형input에 대한 output의 경우의..

리포트 | 12페이지 | 2,400원 | 등록일 2017.01.06 | 수정일 2018.03.24

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인하대학교 디지털시스템설계 project (verilog)24bit Booth multiplier design

1. 서론최근 IoT 및 다양한 멀티미디어의 응용에 관련하여 빠른 성능의 processor가 요구되기 때문에 고속의 곱셈기의 설계에 대한 요구도 증가하고 있는 추세이다. 본 프로젝트는 Booth’s algorism과 Pipeline, Wallace tree 등을 이용하..

리포트 | 53페이지 | 5,400원 | 등록일 2017.01.06

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인하대학교 디지털시스템설계 (verilog) 2 out of 5 code BCD 설계

1. 과제목적1. always 구문의 사용법을 익히기2. case 구문의 사용법을 익히기3. Logic 블록도 및 시물레이션 파형 확인방법을 익히기8. 고찰2-out-of-5 코드에 대해 알아보았다. 모든 수에 대해 1은 2개 0은 3개이다. 그리고 10진수가 1증가할..

리포트 | 8페이지 | 1,200원 | 등록일 2017.01.06

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FPGA를 이용한 디지털 시스템 설계(인하대) 16bit Full Adder 보고서 (verilog코딩)

FPGA를 이용한 디지털시스템 설계 REPORT1bit, 4bit full adder를 이용한 16bit full adder 설계1. 실험목표이번 실험의 목표는 Verilog언어

리포트 | 12페이지 | 2,000원 | 등록일 2015.09.25

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정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

실험 결과 보고서(9주차)실험 제목 : 가산기, 감산기 회로실험실험 목적 : Verilog를 사용해 full 가산기, 감산기를 설계하고 n-bit 가산기, 감산기를 구성해본다 ... 한다. 그리고 full adder는 half adder두개를 사용한다. 그림3은 full adder를 verilog로 코딩하여 시뮬레이션 한것이다.그림 SEQ 그림 ... 은 자리수까지 가산을 반복하면 출력은 S3 S2 S1 S0 4비트 숫자와 가장 높은 자리수에서 발생한 자리올림수 Cout이 된다. 그림4는 4비트 full adder의 verilog

리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31

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인하대 fpga 4주차 latch, FF, counter보고서

FPGA 4주차 보고서Gated D latchD_ Flip-flopRTL MAPtest_bench4bit-up counterRTL MAPtest bench4bit down counterRTL MAPtest benchtest benchfrequency dividercou..

리포트 | 14페이지 | 3,000원 | 등록일 2020.07.07

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디지털 논리회로 Verilog 과제

다. 게이트를 연결해주는 wire는 s1, c1, c2가 필요했다. verilog에서 지원하는 gateprimitive를 이용하여 게이트의 입,출력을 gate(출력,입력1,입력2

리포트 | 11페이지 | 3,000원 | 등록일 2019.06.26

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디지털 논리회로 VERILOG 과제 (sequence detector)

010과 1011을 동시에 감지하는 sequence detector를 코딩하였다. 010을 감지하면 z1=1, 1011을 감지하면 z2=1이다. Overlapping과 Nonoverlapping을 설계하였는데, Overlapping은 결과값이 출력되어도 결과값에 사용된..

리포트 | 7페이지 | 4,000원 | 등록일 2019.06.26

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Verilog를 사용한 설계과제(4bit CLA 모듈, State table)

이므로 F/F에 들어갈 clk를 #5 clk =~clk; 명령어를 통해 5ns마다 반전시켰다. 이렇게 주어진 Mealy machine을 Verilog언어로 설계하였다.HW 3설계

리포트 | 14페이지 | 1,000원 | 등록일 2020.04.03

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FPGA를 이용한 디지털 시스템 설계(인하대) 순차회로 보고서

FPGA를 이용한 디지털시스템 설계 REPORTSequential Circuits 설계11. 실험목표이번 실험의 목표는 Sequential Circuit(순서회로)를 설계한 후 시뮬레이션하는 것이었다.2. 실험이론이번 실험에서 설계할 Sequential circuit(..

리포트 | 19페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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포항공과대학교 대학원 입학 자기소개서 (포항공대, 포스텍)

가 될 것입니다.지금까지 인하대학교 학부생으로서 흥미와 적성을 바탕으로 학업에 충실히 임했습니다. 하드웨어적인 이론 공부뿐만 아니라 소프트웨어인 C와 Verilog, Matlab ... 자기소개 및 연구계획서2017학년도 포항공과대학교 대학원 지원자* 총 2페이지 내외로 작성 / 자필 작성도 가능성명OOO생년월일1991.지원학과전자전기공학과출신대학인하대학교 정보 ... 적으로는 일의 결과물이 인간의 삶의 질 향상에 기여하는 것입니다.디지털 회로에 관심이 많아 이를 주로 연구하시는 교수님 밑에서 FFT 프로세서의 성능 비교 및 verilog 설계

자기소개서 | 2페이지 | 3,600원 | 등록일 2017.07.15 | 수정일 2020.11.03

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FPGA를 이용한 디지털 시스템 설계(인하대) 기말 프로젝트 볼링 점수 계산기 보고서

인하대 FPGA를 이용한 디지털 시스템 설계 기말 프로젝트 외 기말고사 기출자료입니다.150점 만점에 140점을 맞은 자료(시연+리포트)입니다.시연은 만점 받았으며, 시연화면

리포트 | 10,000원 | 등록일 2015.09.29 | 수정일 2016.12.01

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FPGA를 이용한 디지털 시스템 설계(인하대) floating point adder, divider 보고서

module floting_point_adder (clk, st, f1, f2, e1, e2, V, Done);input clk, st;input [4:0] f1, f2;input [3:0] e1, e2;output V, Done;parameter [1:0] S0 = ..

리포트 | 12페이지 | 1,500원 | 등록일 2014.11.27 | 수정일 2014.12.01

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FPGA를 이용한 디지털 시스템 설계(인하대) MUX, Decoder, Comparator 보고서

다.실제 Verilog코딩에서는 직접 회로소자를 연결하는 것이 아닌 case문을 사용하여 decoder를 구현하였다. case문을 사용하여 각 2bit입력이 00, 01, 10, 11 ... 되어 복잡하게 된다.Verilog HDL의 경우, 조건문 사용이 가능하기에 조건문을 사용하여 코드를 작성하였다.입력은 각각 4bit인 a, b로 하였고, 조건문의 조건에 따라 각각

리포트 | 18페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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FPGA를 이용한 디지털 시스템 설계(인하대) Booth algorithm, 16bit multiplier (problem 4-21, 4-22 중간고사 코딩) 보고서

FPGA를 이용한 디지털시스템 설계 REPORTProblems 4-21, 4-22설계Problems 4-21. Booth Algorithm1 - 1. 문제목표Problems 4-21의 목표는 Booth Algorithm을 베릴로그를 이용하여 설계하고 시뮬레이션을 통해 ..

리포트 | 19페이지 | 2,500원 | 등록일 2014.11.27 | 수정일 2015.10.02

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FPGA를 이용한 디지털 시스템 설계(인하대) Traffic Light Controller 신호등 제어기 보고서

FPGA를 이용한 디지털시스템 설계 REPORTTraffic Light Controller 설계1. 실험목표이번 실험의 목표는 유한상태머신(Finite State Machine)을 이용하여 Traffic Light Controller를 설계한 후 시뮬레이션 하는 것이었..

리포트 | 9페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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