"4D Simulation"의 검색결과 입니다.

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중앙대학교 common emitter amplifier 전자회로설계실습 피드백 증폭기 전자 실습보고서 기초 전자 실험 Skyler Hansen stan checketts vsim kenneth bronson 메타버스

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"4D Simulation" 검색결과 401-420 / 1,311건

2019학년도 3학년 1학기 중앙대 전자회로설계실습 6. Common Emitter Amplifier 설계 예비

다.(D) 앞의 결과들을 사용하여 collector 바이어스전압 VC를 구하라.- VCC=12 V, IC=1 mA, RC=5 ㏀이므로V _{C} =V _{CC} -I _{C} R ... 가 active 영역에서 동작하게 된다. active영역에서 VBE?0.7V임을 고려하면 VE=VC/2=3.5V, VB=VE+0.7(V)=4.2V,R _{E} = {V _{E}} over ... _{CC} -V _{B}} over {I _{B} '} = {12-4.2} over {0.1} `(V/mA)=78`㏀,R _{2} = {V _{B}} over {I _{B} '-I

리포트 | 6페이지 | 1,000원 | 등록일 2019.09.21

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전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습5 [결과레포트]

Simulation 결과는 아래 그림 28과 같다.그림 SEQ 그림 \* ARABIC 24 4bit Shift Register Simulation 결과위의 D-FlipFlop과 4 ... D : BUS Switch 1입력 CLK : Button Switch 1입력 RST : RESET_N출력 Q : LED1, LED2, LED3, LED4나. Materials ... 한 4ster PIN설정 code4bit Shift Register를 Simulation하기 위한 TestBench code는 아래 그림 26,27과 같다.그림 SEQ 그림

리포트 | 19페이지 | 1,000원 | 등록일 2017.10.19

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서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Pre

nt 값 또한 다르다.Source Code – Part 4LCD state에 맞는 data를 입력시키는 always 구문이다.현재 한국 시간을 따른다고 가정했기 때문에, Line 1 ... 화를 위해 묶어 사용한다.clk는 1kHz clock을 사용한다.CLCD_E 는 100Hz를 사용한다.CLCD_D0 ~ CLCD_D7은 data[0] ~ data[7]에 대응 ... mode로 진입하기 위한 것으로, bus switch 1을 할당했다.Behavioral Simulation기본적인 Test Bench Source Code가 생성되었음을 알 수 있

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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영문 PPT (스위스 호텔 산업)

Region 3 Star 4 Star 5 Star Simulation Zermatt 443 460 620 156 Interlaken 134 172 244 Davos 196 278 319 ... FsearchType%3DCITY%26preferredHotelIds%3D2353805%26page%3D1 pclnId=4A996BA55FBD086EA8CA1BF60BE65B4B ... Hotel Industry in Switzerland in comparision to Business Simulation Business Simulation

리포트 | 47페이지 | 3,000원 | 등록일 2017.01.26

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서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post

. 24학번이름Professor조교Expected Results4-bit Shift Register4-bit Shift Register Simulation ResultReset ... switch 1을 누른 경우 input D가 최상위bit에 들어가고 output bit가 한 bit씩 shift된다. 따라서 LED 1, 3, 4에만 불이 들어오고, LED 2는 불 ... 마다 input d의 value가 output의 최상위bit에 입력되며, 나머지 output bit들은 한 bit씩 shift되는 것을 확인할 수 있다. 따라서 4-bit shift

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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예비보고서 Ex.38 RC 시정수

.94.95VcMeasured3.164.34.754.94.95? 실험 예상 결과 (Pspice Simulation)그림 8-4] (a) 저항기 조합 ... RinC, Calculated, sVoltage Across Capacitor, V c, VCalculatedRated154M4M112Discharge TimeVoltage Across ... onstantssecond1st Trial2d Trial3d Trial1st Trial2d Trial3d TrialAverageCalculated114.4164.4164.4167.5847.5847

리포트 | 4페이지 | 1,000원 | 등록일 2019.01.10

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시립대 전전설2 [8주차 결과] 레포트

을 FND와 FND Array에 표시하시오Parallel Load Data D~A: Bus Switch 1~4Count Up: Button Switch 1Count Down ... 설정 -> Implement Design 다시 Compile -> Simulation에서 조건에 맞도록 파일 수정 -> Simulation -> Generate Programming ... File 실행 IMPACT 실행 -> 동작 확인2. Results of this Lab (실험 결과)첫번째 실험. 지난 실험 마지막 과제였던 4-bit counter의 출력 값

리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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서강대학교 기초전자공학실험 - 실험 4. 오실로스코프의 사용법 결과 보고서

/cm로 교정된 때5V/cm로 교정된 때A, D12[V]12.48[V]12.8[V]B, D9.97[V]10.4[V]10.8[V]C, D3.99[V]4.32[V]4.8[V]표 4-2 ... 로 하여 측정한 A-D, B-D, C-D 사이의 P-P 전압이 표4-1에 기록되어있다. 약간의 오차는 있지만 이론치와 비슷한 경향을 보인다. 이때, 수직편향감도가 2V/cm인 경우 ... 에서 신호의 진폭을 6V로 설정하고 A-D 사이에 전압을 걸어줬으나, 실제 P-P 전압 측정치는 표 4-1에서 나타나듯 12V보다 크게 나타났다. 이것은 Function

리포트 | 14페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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[A+] 공정제어(Process Control) - PID Controller 조작하기

)p이 나타난 것이라고 추측할 수 있다. 그림 4 Direct to Reverse Simulation** 위 실험에서 발생한 oscillation을 해결하기 위해 PV값이 1 ... 할 수 있다는 것을 알았다. 시행 3,4번에서는 controller의 mode를 바르게 선택하는 것이 중요하다는 것을 알 수 있었고, 시행 5번부터 7번까지는 P control ... 에서의 offset을 줄이기 위해K _{c}값을 조절해보았다. 시행 10번부터 12번까지는 PI control에서 oscillation을 줄이기 위해 1/tau _{D}값을 조절해보

리포트 | 19페이지 | 3,000원 | 등록일 2020.06.04 | 수정일 2021.02.11

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서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre

Test Bench Code4-bit Full Adder Simulation ResultBehavioral Simulation Result를 확인하면, S = 0일 경우, Output ... , B, C, D 각각 1-bit Variable로 선언하기보다, 4-bit 변수로 선언하는 것이 코드 간소화에 도움이 된다.Input S가 00일 경우 Output Q = A[0 ... = 10000000으로 설정한다.Pin Assignment CodeBus Switch 1, 2, 3을 Input으로, LED 1, 2, 3, 4, 5, 6, 7, 8을 Output

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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시간 영역에서의 시스템 응답 실험

÷(1)식 (1)을 yS 와 yroad 로 나누어 정리해보면 다음과 같이 정리할 수 있다.d 2 yb dykb dyroadkdtm dtmm dtm식 (2)는 아래 그림과 같이 회로 ... ) =2 21(3)maximum overshoot 와 settling time 은 다음과 같이 계산될 수 있다. Maximum overshoot: M p = e-V p1-V2(4)ì3 ... ï ts =ïVwn Settling time: íïts = 4ïîVwn(5% Criterion)(2% Criterion)(5)이외에도 그래프에 나타난 기호의 의미는 다음과 같

리포트 | 8페이지 | 1,000원 | 등록일 2018.11.28 | 수정일 2018.12.04

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여성(모성) 분만실 임상상황시연 시나리오 (자연분만)

있다.PO4. 유도분만 상황에서 전문직 윤리를 수행할 수 있다.? 학습성과1. 전공핵심술기 적용능력 (레오폴드술기, 태아심음청취, 태아모니터 해석)2. 의사소통술 활용능력, 상황 ... 판단 보고능력3. 비판적 사고력 활용능력4. 간호윤리관 실행능력? 시나리오31세 초임부 이○○님는 임신 40주 2일로 유도분만을 위해 오전 10시에 입원하였다. 입원당시 자궁경부 ... 소실 10%, 개대 1FB, FHR 133회/분, 10분 간격으로 규칙적인 자궁수축이 약하게 있어 옥시토신이 투여되었다. 오후 2시경 자가 진통이 세어지면서 3-4분 간격으로 40초

리포트 | 11페이지 | 1,500원 | 등록일 2018.05.20 | 수정일 2018.05.21

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서강대학교 디지털논리회로실험 레포트 6주차

에 대연시간을 표시한다. (4)의 경우 D가 LOW인 상태에서 C가 HIGH로 변할 때 입력 D가 Q에 전달되는 데 소요된 지연시간을 표시한다.비록 D latch가 S=R=1일 때 ... 었기 때문에 1일 때 유지가 되고, 0일 때 D의 값이 Q로 전달되는 것을 관찰할 수 있다.STEP8) 그림 14의 회로를 구현한다. LD4의 G에 연결된 IBUFG는 clock ... 의 동작원리를 이해한다.-SR, D, JK, flip-flops-setup time과 hold time에 대해 이해한다.2) Registers의 동작원리를 이해한다.3) ISE의 s

리포트 | 19페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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CATIA로 원통마찰차 모델링하기

Parameter of type을 클릭하면 Value list 창이 뜸. 입력란에 원동차의 지름 변수값을 입력 후 화살표가 있는 빈칸에 클릭한다. OK 클릭 후 D1으로 변경 후250mm ... 을 선택 하고 Apply를 클릭한다. 3. 종동차도 순서대로 한 후, D2로 변경 후 750mm 선택 후, OK를 클릭하고 창을 빠져 나온다.Options 항목에서 위 그림과 같 ... 도록 환경설정을 변경해 준다.더블 클릭 후 Radius선택마우스 우 클릭 후 Edit formula 선택왼쪽 Parameters tree에서 원동차인 D1을 선택 후 /2를 해 준다

리포트 | 19페이지 | 5,000원 | 등록일 2017.05.13

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4절 링크 기구학 설계 four bar link mechanism design

.Simulation 4.Measured value of point D 5.Error Analysis Semiconductor Manufacturing 4 1 2 3 Four ... -bar link 1.introduction 1 2 3 Four-bar link Input: θ 2 , ω 2 Output: Ѵ d , ω d , а d , α d D 4 1 ... Mechanism Design : Semiconductor Manufacturing contents: 1.Introduction 2.Theory value of point D 3

리포트 | 12페이지 | 3,000원 | 등록일 2017.03.13

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전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습8 [예비레포트]

은 변경하지 않고 커서만을 home 위치로 옮긴다.Entry mode set : 데이터를 read하거나 write할 경우에 커서의 위치를 증가시킬 것인가(I/D=1) 감소 시킬 것 ... 인가(I/D=0)를 결정하며, 또 이때 화면을 시프트 할 것인지(S=1) 아닌지(S=0)를 결정한다.Display ON/OFF control : 화면 표시를 ON/OFF 하거나(D ... (R/L=1) 또는 왼쪽(R/L=0)으로 시프트 한다.Function set : 인터페이스에서 데이터의 길이를 8비트(DL=1) 또는 4비트(DL=0)로 설정하고, 화면 표시 행수

리포트 | 18페이지 | 1,000원 | 등록일 2017.10.19

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[제어공학실험]미분 제어요소

실험기판의X _{1}단자에 입력전압을 연결하여 실험한다), 또한 Pspice Simulation 결과와 비교하시오.오실로스코프Pspice5.4 5.3의 측정 결과로{DELTA V ... .04 mu F,0.1 mu F,0.2 mu F,0.4 mu F로 변경할 경우 출력전압의 파형을 관측하시오. 각각의 경우에 대하여 Pspice Simulation을 행하시오.-> C ... 었다. 그리고 이 실험 결과를 가지고 미분상수K _{d}를 구하여 이론값과 비교해 보았는데, 유사한 값이 나오는 것을 확인할 수 있었다.가변저항R _{4}를 가변하면서 출력전압을 측정

리포트 | 11페이지 | 1,500원 | 등록일 2019.03.12

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연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 5 보고서

. Simulating with a waveform verifies the circuit of the text-LCD written in Verilog HDL.1 ... .DB[1] representsI/D and if it is 1, the module prints messages toward forward direction and if it is ... 0, the module prints messages toward backward direction. IfDB[7] toDB[4] is 0 andDB[3] is 1, the

리포트 | 14페이지 | 3,000원 | 등록일 2020.08.18

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[제어공학실험] 제어대상의 계단응답, 임계이득 및 주기 측정

실험 14. 제어대상의 계단응답,임계이득 및 주기 측정-목차-1. 【실험목적】…(2p)2. 【기본이론】…(2~3p)3. 【실험회로】…(3p)4. 【사용기기 및 재료】…(3p)5 ... . 【실험순서 및 결과】…(4~10p)1. 【실험목적】2차 지연요소를 제어대상으로 하여 계단 입력에 대한 응답특성을 관측한다. 또한 제어기의 설계 파라미터들을 설정하기 위한 임계이득 ... 인 경우 제어계를 시뮬레이션을 한 결과이다.(a) 2차 지연시스템의 응답 (b) 비례이득이 1인 경우(c) 비례이득이 10인 경우(d) 비례이득이 100인 경우3. 【실험회로

리포트 | 10페이지 | 1,500원 | 등록일 2020.04.07

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아날로그 및 디지털 회로 설계 실습-예비보고서-6.위상 제어 루프 (PLL)

는 1V~4V로 설정한다.V _{c}=2.5V에서 simulation을 통해 주기는 67us이고 따라서 f=15kHz이다.f _{o} ````=``` {d PHI _{out ... )(UA741 Datasheet)6-3-3 위상검출기Simulation tool (PSPICE)를 이용하여 아래 그림 6-1 의 XOR을 이용한 위상 검출기의 특성을 파악하고V _{1 ... 까지 변할 때 사용되므로 위상 검출기의 이득은 다음과 같다.{e(t)} over {TRIANGLE PHI } = {V _{dd}} over {pi }6-3-4 위상제어루프 설계그림

리포트 | 6페이지 | 1,000원 | 등록일 2018.10.30

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