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전전설3 전전설 e스포츠 전전설2 e스포츠의 세계 삼국유사 독후감
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"전전설" 검색결과 21-40 / 21,699건

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    시립대 전전설2 Velilog 결과리포트 3주차
    Verilog HDL 실습 3주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1. 실험 목적2. 배경 이론3. 실험 장비4. 예상결과5. 시뮬레이션 결과와 실험 결..
    리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11
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    시립대_전전설2_Velilog_예비리포트_7주차
    Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1. 실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. 실험 목적이번 실험은 ..
    리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21
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  • 자료 표지
    시립대 전전설2 Velilog 예비리포트 3주차
    시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 교안 ... 목록실험 목적배경 이론실험 장비실험 전 과제AND GATENAND GATE실험 전 응용 과제 preview1bit Full Adder –Gate Primitive Modeling1 ... (Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo Ⅱ-DLD2) 부품LED실험 전 과제AND GATE시뮬레이션 결과Truth
    리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    시립대 전전설2 Velilog 예비리포트 8주차
    Count With PIEZO1) 회로 코드, 핀 설정, 테스트 벤치2) 핀 번호 설정3) 시뮬레이션참고 문헌전전설 교안 ... 목록실험 목적배경 이론실험 전 과제7segmentDynamic 7 SegmentPIEZO 3옥타브 ‘도’음 내기PIEZO PIANO74LS193A countersCount With
    리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    시립대 전전설2 Velilog 예비리포트 7주차
    코드 분석(2) 핀 설정5. Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안
    리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    시립대 전전설2 Velilog 결과리포트 5주차
    Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user
    리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    시립대_전전설2_Velilog_예비리포트_1주치
    TTL gates Lab on BreadboardMajor전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 방법예상 결과참고 문헌1. 실험 목적- 각각의 TT..
    리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16
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    서울시립대 전전설3 final project 예비 보고서
    Final project 예비보고서000 (0000000000)문제 설명과 요구사항 :지금까지 배웠던 내용, 실험했던 내용을 바탕으로 그림1의 입출력 신호 관계를 갖는 회로를 설계한다.그림 1. 설계할 회로또한 그림 1의 회로는 다음의 요구조건을 만족해야 한다.본 교과..
    시험자료 | 5페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17
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  • 자료 표지
    서울시립대 전전설3 6주차 예비 보고서
    A. 예비 보고서1) pn diodea) 1N4004의 datasheet에서 다음의 값을 얻으세요.• DC breaking voltage• Forward voltage drop• Reverse currentb) 1N4004의 spice model을 찾아서 LTspice..
    시험자료 | 11페이지 | 1,500원 | 등록일 2024.07.15
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  • 자료 표지
    서울시립대 전전설3 5주차 예비 보고서
    A. 예비 보고서1) Finite open-loop gain and bandwidtha) Texas Instruments에서 제공하는 uA741의 datasheet에서 open-loop GB의 typical value를 찾아서 캡쳐하세요.b) R1 = 10 kΩ로 하여..
    시험자료 | 12페이지 | 1,500원 | 등록일 2024.07.15
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  • 자료 표지
    서울시립대 전전설3 9주차 결과 보고서
    시험자료 | 8페이지 | 2,000원 | 등록일 2024.07.15
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  • 자료 표지
    서울시립대 전전설3 4주차 예비 보고서
    1) 1차 active low-pass filtera) Fig. 5(b) 회로의 전달함수가 로 계산됨을 이용하여, C1 = 100 nF일 때 Fig. 5(b) 회로의 cutoff frequency가 2 kHz가 되기 위한 R1값을 구하세요.b) a)에서 R1과 C1 값..
    시험자료 | 11페이지 | 1,500원 | 등록일 2024.07.15
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  • 자료 표지
    서울시립대 전전설3 final project 결과 보고서
    Final project 결과보고서000 (0000000000)Introduction :지금까지 배웠던 내용, 실험했던 내용을 바탕으로 그림1의 입출력 신호 관계를 갖는 회로를 설계한다.그림 SEQ 그림 \* ARABIC 1. 설계할 회로또한 그림 1의 회로는 다음의 ..
    시험자료 | 11페이지 | 10,000원 | 등록일 2024.07.15
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  • 자료 표지
    서울시립대 전전설3 7주차 예비 보고서
    A. 예비 보고서1) Half-wave rectifier and peak detectora) 1N4004 spice model을 이용하여 LTspice 상에서 Fig. 3(a)의 half-wave rectifier circuit을 구성하세요.b) a)의 회로에서 R =..
    시험자료 | 13페이지 | 1,500원 | 등록일 2024.07.15
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  • 자료 표지
    서울시립대 전전설3 7주차 결과 보고서
    시험자료 | 7페이지 | 2,000원 | 등록일 2024.07.15
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  • 자료 표지
    시립대 전전설2 Velilog 결과리포트 4주차
    있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL ... 는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개의 입력 ... 시킨 회로).(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자.(4) 감산기 : 두 개
    리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    시립대 전전설2 Velilog 예비리포트 4주차
    목록실험 목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4 ... 과 하는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개 ... 시킨 회로).(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자.(4) 감산기 : 두
    리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    시립대 전전설2 Velilog 결과리포트 2주차
    Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 결과결론 및 토의참고 문헌1. 실험 목..
    리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16
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  • 자료 표지
    [2024/A+]서울시립대_전전설3_실험2_예비
    전자전기컴퓨터공학 설계 및 실험 Ⅲ[실험2. RLC 회로]예비레포트날짜: 2024.03.22.학번:이름:목차Ⅰ. 서론실험 목적배경 이론Ⅱ. 실험 장비 및 실험 방법실험 순서실험 장비Ⅲ. 예비보고서예비보고서1예비보고서2예비보고서3Ⅳ. 참고문헌서론 (Introduction..
    리포트 | 13페이지 | 1,500원 | 등록일 2025.03.10
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    [2024/A+]서울시립대_전전설3_실험2_결과
    전자전기컴퓨터공학 설계 및 실험 Ⅲ[실험2. RLC 회로]결과레포트날짜: 2024.03.22.학번:이름:목차Ⅰ. 서론실험 목적배경 이론Ⅱ. 실험 장비 및 실험 방법실험 순서실험 장비Ⅲ. 실험결과실험1실험2Ⅳ. 토론데이터 분석시사점Ⅴ. 결론Ⅵ. 참고문헌서론 (Introd..
    리포트 | 24페이지 | 2,000원 | 등록일 2025.03.10
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