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"전전설" 검색결과 181-200 / 21,699건

[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 4주차 예비+결과(코드포함) Combinational_Logic_Design_1 Arithmetic_Logic and Comparator

Subtractor아래 그림은 예비보고서에서 설계했던 전감산기(FS)의 시뮬레이션 결과이다. testbench를 통해 모든 경우의 수를 넣어주었기 때문에 정상 작동 여부를 완벽히 확인할 수 있 ... 다.2.4-bits Subtractor아래 그림은 예비보고서에서 설계했던 4비트 전감산기의 시뮬레이션 결과이다. 입력이 각각 4비트 이기 때문에 모든 경우의 수를 확인할 수 없

리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.12.14

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[전자전기컴퓨터설계실험2] (코드txt추가) [이거 하나면 끝 !!] A+ 서울시립대학교 전전설2 파이널 프로젝트 공학용계산기 결과(코드파일 포함)

I.INTRODUCTION본 보고서는 최종 프로젝트 주제인 공학용 계산기의 설계에 대한 방법과 결과에 대한 보고서이다. 총 10가지 기능을 구현한 논리의 방식을 소개한 뒤, 임의의 예시 입력에 대한 각각의 기능의 아웃풋을 보여 검증을 할 것이다.II.공학용 계산기 기능..

리포트 | 8페이지 | 15,000원 | 등록일 2021.03.26 | 수정일 2024.03.18

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 5주차 예비+결과(코드포함) Combinational_Logic_Design_II Decoder, Encoder and MUX

가. 실험목표-HDL 문법을 활용하여 Verilog 설계 및 시뮬레이션을 할 수 있다.-Decoder, Encoder, MUX의 구성과 작동 방식을 이해 및 설계한다.나.실험결과1.2-bits 2:1 MUXFig.1.은 2-bits 2:1 MUX의 시뮬레이션 결과이다...

리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 14주차 결과레포트+MATLAB코드+실험데이터 - BJT I-V Characteristics & CE Amplifier

IntroductionPurpose본 실험에서는 BJT 소자의 I-V characteristic – base, collector – 을 operating point 별로 도출하고 해당 소자를 이용한 common emitter amplifier의 동작 특성을 확인하고자 ..

리포트 | 6페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 14주차 예비레포트+MATLAB코드+LTSpice회로 - BJT I-V Characteristics & CE Amplifier

IntroductionGoals본 실험에서는 BJT 소자의 I-V characteristic – base, collector – 을 operating point 별로 도출하고 해당 소자를 이용한 common emitter amplifier의 동작 특성을 확인하고자 한다..

리포트 | 5페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 6주차 예비+결과(코드포함) Sequential_Logic_Design_I Flip-Flop, Register and SIPO

Abstract Flip-Flop을 사용하여 clock divider를 설계한다. 1/2, 1/4, 1/5 divider를 설계하고, Master Slave 1bit JK Flip Flop를 설계할 수 있다.Index Terms D Flip-Flop, Clock Div..

리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 5주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - Practical Op-Amp Specifications

I. IntroductionI.1.GoalsPractical Op-Amp의 non-ideal characteristics(finite open-loop gain, slew rate, input offset current, finite CMRR)를 이해하고 실험적으로 검..

리포트 | 6페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 8주차 예비+결과(코드포함) Application_Design_I 7-segment and Piezo_Control

I.INTRODUCTION본 실험은 7-segment와 dynamic 7-segment, 그리고 PIEZO buzzer를 설계한다. 7-segment에 사용되는 decoder를 설계해보고, 이러한 이해를 바탕으로 3개의 7-segment로 구성된 동적 7-segment..

리포트 | 3페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 7주차 예비+결과(코드포함) 자판기 Sequential_Logic_Design_II FSM and Clocked_Counter

I.INTRODUCTION본 보고서는 예비보고서에서 조사한 State machine 정보와 여러 예외사항을 반영하여 작성한 State diagram을 기반으로 설계한 Vending machine의 code 및 시뮬레이션 결과를 확인 및 검증에 관한 보고서이다.II.Ve..

리포트 | 3페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 2주차 예비레포트+MATLAB코드+교수님피드백 - 1st Order RC/RL Circuit Frequency Responses

I. IntroductionI.1. GoalsUnderstanding of 1st order circuit frequency responses, which refers to RC and RL circuits, e.g. LPF and HPF.I.2. Purposes of..

리포트 | 7페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 3주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - 2nd Order RLC Circuit Frequency Responses

I. IntroductionI.1. Goals2nd order RLC circuit을 설계하고 그 frequency response를 측정하여 이론적으로 계산한 값과 비교한다.I.2. Purposes of documentation실험에 앞서 MATLAB과 LTspice..

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 3주차 결과레포트+MATLAB코드+실험데이터+교수님피드백 - 2nd Order RLC Circuit Frequency Responses

I.IntroductionI.1.Purpose본 실험은 RLC 회로 중 2nd order(capacitor, inductor가 각각 하나씩만 있는) circuit의 frequency response를 이해하고, 조금 더 나아가서 2nd order filter에 대해 전..

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 2주차 결과레포트(우수 채택됨)+MATLAB코드+실험데이터+교수님피드백 - 1st Order RC/RL Circuit Frequency Responses

I.IntroductionI.1.Purpose본 실험은 RC, RL 회로 중 1st order(capacitor, inductor가 하나씩만 있는) circuit의 frequency response를 이해하고, 더 나아가서 1st order filter에 대해 전반적으..

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

I.IntroductionI.1.Goals1st/2nd order active filter를 설계하고 그 frequency response를 측정하여 이론적으로 계산한 값과 비교한다.I.2.Purposes of documentation실험에 앞서 MATLAB과 LTsp..

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 결과레포트+MATLAB코드+실험데이터+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

I. IntroductionI.1.Purpose본 실험은 Op-Amp를 사용하는 Active Filter 중 1st/2nd-order LPF와 2nd-order Band-pass Filter에 대한 frequency response를 측정하고, 동 차수 Passive ..

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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전격전의 전설

한 전차와 항공기를 앞세워 폴란드, 프랑스를 넘어 영국을 위협한 가공할 전투 이것이 대부분의 사람들의 생각하는 독일 전격전의 상식입니다. 독일군이 선전한 기갑부대와 현실의 부대 ... 한 전쟁준비에 의한 ‘전격전’이라는 미사여구를 써서 자신들의 안일함을 숨기려고 했으며 독일군은 적이 부여한 전격전의 용어를 위대한 승리를 나타내는 영광의 용어로 이용했다. 그러나 독일 ... 은 패망했고 전격전의 단어는 독일의 야심가에 의한 군사적 도발이라는 오명을 뒤집어쓰고 지금까지 그러한 내용으로 사람들에게 기억되고 있다. 이 책은 역사로서 이러한 대중적 오해를 바로잡고 당시의 사실적인 작전과 정치 상황을 기록하려고 노력한 서적이다.

리포트 | 2페이지 | 1,000원 | 등록일 2013.06.20

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전전설 레포트, TTL gates Lab on Breadboard

TTL gates Lab on Breadboard목록실험 목적배경 이론실험 장비실험 방법실험 결과결론 및 토의참고 문헌1. 실험 목적- 각각의 TTL을 이용하여 논리 회로를 설계 및 실험 해본다.2. 배경 이론1) OR 게이트 논리 회로- 입력 중 어느 하나라도 1이 ..

리포트 | 12페이지 | 1,000원 | 등록일 2018.11.25

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시립대 전전설2 [2주차 예비] 레포트

, OR, NOT 등을 사용한 간단한 회로에서는 더욱 하위에서의 자리올림을 처리하는 것이 불가능하므로 가산 회로로서는 불완전하여 이와 같은 회로를 반가산기라고 한다.전가산기전가산기는 반 ... 가산기와 더불어 컴퓨터 구조에 있어서 가장 중요한 요소 중 하나이다. 전가산기는 쉽게 말해서 가수,피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다. 반 ... 가산기와 다른 점이라면 여기서는 올림수가 있기 떄문에 더욱 복잡한 출력값을 가질 수 있다는 점이다. 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것

리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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시립대 전전설2 [3주차 결과] 레포트

전자전기컴퓨터설계실험 ⅡPost-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방..

리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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시립대 전전설2 [5주차 결과] 레포트

였다. 그전까지는 하나씩 입력을 통해서 코드의 길이가 길어졌다면 이번에는 반복문을 통해서 손쉽게 지속적으로 반복을 할수가 있었다. if문과 cass문중에 선태을 하자면 case문

리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

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