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verilog 시계 베릴로그 계산기 전전설2 fpga 프로젝트 verilog 자판기 ALU
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"베릴로그" 검색결과 21-40 / 442건

  • 자료 표지
    베릴로그 FSM 상태머신
    모든 단위는 ns.0~ 14 : rstn이 0으로 됐으므로 입력이나 클럭에 어떠한 값에 관계없이 state와 y는 0으로 출력.21 ~ 30 : 현재상태가 S0인 상태서 x1=0, x2=1이 대입되어 아직은 현재상태가 S0이지만 상승에지를 만나는순간 현재상태가 ..
    리포트 | 12페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12
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  • 자료 표지
    state table을 베릴로그로 구현한 예시
    프로그램아래의 state table을 바탕으로 한 verilog 코드 작성3개의 입력 N, D, Q과 출력 R, C를 가지는 회로이며 25cent 제품을 배출하는 자동판매기를 목적으로 한다. N, D, Q는 5cent, 10cent, 25cent를 의미하며, 각각의 c..
    리포트 | 4페이지 | 1,000원 | 등록일 2020.04.13
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  • 자료 표지
    베릴로그 8비트 가감산기
    전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 결정되며 mode==1일 때 XOR게이트를 사용해서 B값..
    리포트 | 17페이지 | 1,000원 | 등록일 2018.09.09
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  • 자료 표지
    베릴로그 BCD업,다운카운터
    1-digit BCD Counter 소스코드inc연산일 땐 Q가 9일땐 Q를 0으로 설정하고 아니라면 Q값을 하나 증가시켜줌.dec연산일 땐 Q가 0일땐 Q를 9로 설정하고, 아니라면 Q값을 하나 내려줌.TCup,TCdown 부분을 순차회로로 설계할 시 한 클럭이 ..
    리포트 | 14페이지 | 1,000원 | 등록일 2018.09.09
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  • 자료 표지
    베릴로그
    목차설명 개요도 주차 별 진행설명숫자3개를 먼저 정해논 후 숫자 3개를 받아서 그 숫자와 자리가 같으면 strike, 숫자는 같지만 자리가 틀리면 ball, 숫자와 자리가 틀리면 out. 예) 방어자가 입력(3,2,1) 로 레지스터를 통해 저장하고 공격하는 사람이 (1..
    리포트 | 10페이지 | 1,000원 | 등록일 2010.03.17
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  • 자료 표지
    베릴로그 4대2 우선순위 인코더
    인코더는 말 그대로 코드를 만드는 회로로, 어떤 정보를 포함하고 있는 여려 개의 입력신호중 단 하나의 활성화된 입력을 표현하기 위해 암호화 하여 출력하는 장치. 입력이 1들어가면 해당하는 idx(D0,D1,D2,D3)가 출력이 나오는 것인데, 이번 인코더는 0일때 ..
    리포트 | 17페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12
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  • 자료 표지
    디지털피아노 설계/ 베릴로그
    리포트 | 3,000원 | 등록일 2013.12.05
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  • 자료 표지
    고속 Adder 설계/ 베릴로그
    디지틀시스템설계 및 실습 5 2012. 11. 5~< 고속 Adder 설계 >>** 모듈 5 슬라이드를 참조하여 다음과 같이 단계적으로 adder를 설계한다.1. 1비트 full adder를 설계한다. : FA12. 4비트 Ripple Carry Adder를 설계한다...
    리포트 | 5페이지 | 1,000원 | 등록일 2013.12.05
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  • 자료 표지
    I2C EEPROM 베릴로그 테스트벤치
    리포트 | 4,000원 | 등록일 2016.11.09
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  • 자료 표지
    베릴로그(cpu설계)
    1. 설계 과정Data pathData path 설계는 기존실습을 기반으로 16비트로 확장하여 설계하였다.구성으로는 RF(resister file),FU(function Unit)으로 구성 되어 있습니다.-RF (Resister File)RF은 R0~R8까지 총 9개의..
    리포트 | 28페이지 | 3,000원 | 등록일 2013.04.09
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  • 자료 표지
    verilog, 베릴로그, 베릴로그로 짠 mips processor, microprocessor
    Microprocessor-#6Pipeline Datapath(addi, subi, slti, jal, jr 명령어 추가 및 summation 구현)1. Verilog Code - capture◎ Datapath ( Top module )◎ PC buffer◎ PC+4..
    리포트 | 14페이지 | 1,500원 | 등록일 2011.10.13
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  • 자료 표지
    베릴로그로 코딩한 스탑워치
    Verilog를 이용하여 StopWatch를 구현함.컨트롤러와 카운터를 이용하여 만든 스탑워치btnA를 누를때마다 스탑워치를 start 혹은 stop동작시키고,btnB를 누르면 카운터를 리셋(0)으로 동작시킨다.
    리포트 | 3,000원 | 등록일 2012.11.19
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  • 자료 표지
    verilog, 베릴로그, 베릴로그로 짠 32bit ALU
    sum:subi$sp, $sp, 8; pushsw$ra, 4($sp); return addresssw$a, 0($sp); argument nslt$t0, $a0, 1; (n= 1jalsum; call sum(n-1)lw $a, 0($sp); return from jal..
    리포트 | 8페이지 | 1,000원 | 등록일 2011.10.13
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  • 자료 표지
    베릴로그를 이용한 슬롯머신 설계
    슬롯머신이란? - 슬롯의 그림을 멈추게 하여 한 줄의 그림이같으면 해당하는 보너스를 받는 기계.1. 코인을 넣으면 게임이 시작되며, 현재코인의 수는 1이 된다. 게임중에 코인이 들어오는 경우엔 자동으로 반환된다.2. 각 슬롯의 그림을 멈추게 하려면 각 슬롯에 해당..
    리포트 | 42페이지 | 1,000원 | 등록일 2013.02.06 | 수정일 2014.12.02
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  • 자료 표지
    디지털 설계언어 베릴로그
    ①동기식 reset인가 비동기식 reset인가 rst를 이것과 반대로 compile 해서 제출always@(posedge clock, negedge reset)을 해석해보면clock가 positive일 때, negedge가 0이면 reset을 시킨다는 의미이다Examp..
    리포트 | 3페이지 | 1,500원 | 등록일 2011.12.07
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  • 자료 표지
    verilog, 베릴로그, 베릴로그로 짠 다중 사이클, 멀티 사이클
    Microprocessor-#4MultiCycle-DataPath1. Composition of Modules①전체 모듈 구성Multi Cycle data path의 모든 logic box를 모듈화 하여 Top module인 DataPath.v에 모듈 선언으로 넣어 주..
    리포트 | 10페이지 | 1,000원 | 등록일 2011.10.13
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  • 자료 표지
    베릴로그 테스트벤치 생성 프로그램
    Verilog 2001 포트 목록으로 선언된 설계 소스 코드을읽어 들여서 verilog 테스트 벤치 코드로 변환 해주는프로그램.
    리포트 | 4,000원 | 등록일 2012.12.18
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  • 자료 표지
    verilog, 베릴로그, 베릴로그로 짠 32x32 레지스터파일
    Microprocessor-#3(32*32 Registerfile)미디어통신공학전공2006011273권 준 희담당 교수 : 송 용 호 교수님제출일 : 2010년 04월 14일 (수)1. Composition of Modules①32X32 레지스터 구성 방법32X32 레..
    리포트 | 7페이지 | 1,000원 | 등록일 2011.10.13
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  • 자료 표지
    플립플롭의 시스템 베릴로그 rtl 표현
    디지털 논리 회로에서 배우는 플립플롭 srff,dff,tff,jkff를 systemVerilog로 표현하였습니다.플립플롭의 rtl 동작을 이해하는데 도움이 될 듯해서 간단한 스트뮬러스를 내포시켰습니다.
    리포트 | 1,000원 | 등록일 2013.04.16
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  • 자료 표지
    베릴로그로 MIPS Processor 설계 (5단 파이프라인)
    MIPS Processor 설계 베릴로그 코드입니다. 5단파이프라인으로 구성되어있습니다.(설계보고서, 주간회의록 -2주차,3주차, 결과보고서, 결과발표 ppt 포함)
    리포트 | 1페이지 | 5,000원 | 등록일 2013.12.12 | 수정일 2014.11.06
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