"논리회로도"의 검색결과 입니다.

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"논리회로도" 검색결과 2,201-2,220 / 3,672건

감성커뮤니케이션에 대해

커뮤니케이션 환경이 조성되어 새로운 뇌 회로를 자극해줘야 하는데 그렇지 못한 것이다. 조직 차원에서 이는 곧 경쟁에서의 도퇴를 의미한다.우리가 좌뇌 기반의 이성적이고 분석적인 ... 다고 보는 것이다. 따라서 이는 조직을 유기적인 소통체계로 만들어 보다 이지적이고 신뢰 기반적이며 탄성적인 커뮤니케이션 문화를 구축하는데 장애가 된다.근래 들어 논리적이고 이성적인 ... 에 한쪽의 뇌만 작동하는 것은 아니다. 흔히 논리적이고 분석적인 판단, 의미분석 등은 좌뇌가 담당하고, 공감적적이고 상징적인 행동은 우뇌가 담당하는 것으로 알려져 있다. 이는 브레인

리포트 | 2페이지 | 1,000원 | 등록일 2011.04.08

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계측기 기초 실험

은 범위까지 가변될 수 있어서 회로시스템의 주파수 특성을 분석하는데 좋은 신호제공기가 된다. 디지털회로에서 입력파형으로 요구되는 TTL 및 CMOS 논리 신호도 제공되므로 디지털회로 분석에도 용이하다. ... 을 사용하여 측정하도록 만들어져 있으며 전압과 전류는 각각 직류와 교류에 대해서 모두 측정할 수 있는 것이 보통이다. 정밀도를 요하지 않는 휴대용의 경우에는 건전지로 작동하고 크기 ... 시킨다.③ 저항의 경우, (analogue 형의 경우, 먼저 리이드 선을 단락시킨 상태에서 영점 조정을 하고,) 측정하고자 하는 저항을 회로에서 떼어 내어 저항 양단에 리이드 선을 접촉

리포트 | 5페이지 | 1,000원 | 등록일 2011.09.04

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VHDL코드를 이용한 Seven Segment구현 및 simulation

't care로 채워 넣었다.?bool대수식 (3주차 레포트 참고)?회로도3-4 소스코드와 설명library ieee; -- 라이브러리 지정use ieee.std_logic ... 를 완성 할 수 있다. 예를들어 '5‘를 표현하기 위해서 a,c,d,e,g에는 불이 들어오고 b와f에는 불이 들어오지 않는다. 바꿔서 표현하면 a,c,d,e,g는 논리값 1을 가지 ... 고 b와f는 논리값 0을 가지는 것이다. 입력은 0~9까지임으로을 해야 신호를 줄 수 있다. 입력은 4개를 써야하며, 0부터 9까지 10개의 숫자만 필요함으로 그 이후의 숫자는 don

리포트 | 5페이지 | 1,500원 | 등록일 2010.12.27

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아주대 논리회로실험 실험2 결과보고서

윤리 헌장을 준수하도록 지원한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일: 2011.9.21과목명: 논리회로실험교수명 ... 것이다. 앞으로 할 실험에서는 회로도를 정확히 파악해서 전압을 측정해야 겠다는 생각을 했다. ... REPORT(Chap.2 결과보고서)전자공학도의 윤리 강령 (IEEE Code of Ethics)(출처: http://www.ieee.org)나는 전자공학도로서, 전자공학이 전

리포트 | 7페이지 | 1,000원 | 등록일 2012.02.29

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[디지털 공학 실습] TTL IC를 이용한 3초과 to BCD 가감산기 설계

회로도5. 부품 배치도(브레드 보드)6. 특이사항사용 소자종 류개 수비 고I C74834개전가산기74863개XOR74002개NAND GATE74471개7세그먼트 디코더총 계10개 ... 입력부를 연결.닫혔을 경우 논리값 ‘1’이, 열렸을 경우 논리값 ‘0’이 7483에 입력된다.3. 각 블록의 기능 및 동작 설명(계속)블 록기 능회 로 도BCD to Ex-3IC ... 로 SUM1, SUM2, SUM3, SUM4 순.3. 각 블록의 기능 및 동작 설명(계속)블 록기 능회 로 도가/감산기IC 7483가/감산 수행동 작 설 명각 TTL IC 7483

리포트 | 9페이지 | 1,000원 | 등록일 2010.06.02

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[전자회로실험](예비,결과보고서)실험9. Active loaded MOS Amp DC 및 소신호 특성

Active load - Common Drain with NMOS Source Current회로도결과 파형Source Follwer 의 역할을 하고 있는 회로를 보여주고 있 ... 고 있다.(1) CD(Source Follower) with Active load - Common Drain with NMOS connected NMOS회로도결과 파형NMOS ... 되고 있다.(1) CD(Source Follower) with Active load - Common Drain with NMOS connected PMOS회로도결과 파형위의 회로

리포트 | 9페이지 | 1,000원 | 등록일 2010.03.08

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실험 2. 가산기와 감산기 (ADDER & SUBTRACTOR)

함수를 구하고 논리 회로를 구성하시오.입력출력xyDB0000011110101100반감산기의 truth table반감산기의 Boolean Equation반감산기의 논리회로도(5) 이론 ... Kanaugh Mapxyz000111100010111010xyz000111100010011110(6) 반감산기를 이용하여 전감산기를 구성하시오.반감산기의 논리회로도반감산기 두 개 ... 하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일: '08. 9. 22과목명: 논리회로실험교수명: 이재진 교수님분 반: 월8.5교시학 번: 200420026

리포트 | 11페이지 | 2,000원 | 등록일 2009.03.10

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개방 컬렉터 출력의 풀업저항 결정

-pull up 저항이 없으면 출력은 0 도 1 도 아닌 불확신한 상태가 된다 . -Wire AND 가능Wire AND 결선 논리 회로 -Wire AND : 출력단자를 서로 직접 ... 한다 . 풀업 저항치를 결정하는 방법을 배운다 . 수동 풀업의 한계를 고찰한다 .Open Collector 논리게이트와 일반적인 회로 차이 - R 3 가 포함된 회로 일반 TTL 회로 ... 연결한 논리 회로 - Open Collector 형에서만 사용가능 - 출력중 하나라도 0 이면 다른 출력과 무관하게 출력은 0 이 된다 . 오픈 컬렉터형 논리게이트 1 오픈

리포트 | 12페이지 | 2,000원 | 등록일 2008.10.25

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설계실습 9. 래치와 플립플롭 예비

설계실습 9. 래치와 플립플롭1. 목 적순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.2. 실험 준비물- 직류전원 ... 와 같은 글리치 현상이 생긴다.(2) TTL 74LS73 JK 플립플롭, 74S74 D 플립플롭에 관해 회로를 조사하고, setup 및 hold 시간와에 대해 자료 값을 조사하고 그 ... ) [그림1] RS 래치의 이론적인 상태도를 그려라.QCLKRS그림 1. RS 래치- 동작상태를 살펴보면 R과 S의 입력에 0 또는 1을 가하면 출력 Q 또는 Q‘를 얻게 되는데 이 때

리포트 | 4페이지 | 1,500원 | 등록일 2010.11.12

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16Bit CLA layout 설계

000000011011011000011011111mAND, OR로 구성된 논리도를 transistor 개수의 간소화를 위해서 NAND, NOT으로 회로 구성을 변경했다. 마찬가지로 LVS 오류를 방지하기 위해서 Logic ... Propagation function,,- Carry function2) Logic circuitAND, OR로 구성된 논리도를 transistor 개수의 간소화를 위해서 NAND ... , NOT으로 회로 구성을 변경했다. 만약 추가로 변경을 해줄 경우는 LVS오류가 발생할 경우가 있기 때문에 최대한 논리도에 변화는 주지 않고 그 Layout 설계를 계획하였다.3

리포트 | 18페이지 | 2,000원 | 등록일 2011.06.17

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자동 개폐식 블라인드

은 빛이 없을때 블라인드를 여는 방식으로 이러한 문제를 해결해 나갔다.라. 계산내역(선정된 방법을 이용한 장치의 규모(용량) 계산)- 회로도 구성비용- 동작부 하드웨어 제작비용품명 ... 에 마그네틱 센서를 설치하여 양 옆에서 블라인드가 지나가는 동안 LED가 점등 되는 방식의 회로 설계적외선 센서 이용 모터 제어부 회로도마그네틱 센서이용 LED제어부 회로도(5) 팀 ... 하는 방법을 익힐 수 있었습니다.또한 이전에 습득하였던 논리회로와 전기회로를 접목 시킬 수 있어 좋은 실험이었습니다.또한 협동심과 임무 분담의 능력을 향상 시킬 수 있었습니다.참고

리포트 | 15페이지 | 2,000원 | 등록일 2010.11.11 | 수정일 2015.10.19

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아주대_논리회로실험_예비5_래치와 플립플롭

한다.◆ LatchLatch는 하나 이상의 비트를 저장하기 위한 논리회로이다. 전기적으로 두개의 안정된 상태를 가지고 있어 입력된 하나의 비트 신호를 저장할 수 있고, 입력과 출력신호 변화 ... 그림에 상승 모서리 트리거 방식 SR 플립플롭(Set-Reset flip-flop)에 대한 회로도 및 진리표를 나타내었다. 그림 7-7(a)에 나타낸 회로도를 살펴보면 점선부분 ... 만큼 지연 시간을 가지게 된다.◆ J-K F/F< J-K F/F 회로도>J-K F/F는 J와 K 입력단자에 동시에 1이 인가될 때 출력 값이 반대로 바뀌는 기능을 수행한다. 즉 JK

리포트 | 6페이지 | 1,000원 | 등록일 2010.04.04

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[FPGA설계] FPGA와 CPLD

고 있다.응용회로는 적합한 자원을 가지는 FPGA를 반드시 매핑해야한다.일반적인 FPGA의 논리 블록은 아래에 보이는 것처럼 4개의 입력 룩업 테이블(lookup table)과 플 ... FPGA와 CPLD1. FPGA(1) FPGA란?FPGA(field programmable gate array, 현장 프로그래머블 게이트 어레이)은 프로그래머블 논리요소 ... 와 프로그래밍가능 내부선이 포함된 반도체소자이다. 프로그래머블 논리 요소는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제

리포트 | 6페이지 | 1,500원 | 등록일 2012.06.18

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정전기 교수학습과정안(유의미학습)

않는 성질을 가리킨다.이렇게 학습과제가 구속성과 실사성을 지닐 때 ‘논리적 유의미가’를 가진다.?인지구조어느 한 시점에서 학습자가 유용하게 사용할 수 있는 개념, 원리 및 이론 등 ... 으로 이루어진 학습자의 현재 지식 체계를 말한다. 학습자가 논리적 유의미가를 갖추고 있어도 그와 관련된 인지구조를 가지고 있다면 무의미한 학습이 될 뿐이다. 이렇게 논리적 유의미가 ... 관계도 나타낼 수 있다. 그러므로 학생들이 작성한 개념도는 교육과정 내용의 논리적인 구조와 서열을 학생들이 가지고 있는 심리적인 구조와 학습 과정에 맞추어 조직하는 준거로 이용될수

리포트 | 7페이지 | 1,000원 | 등록일 2011.11.11

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7-세그먼트 디코더 디지털회로실험 예비보고서

를 표현 하는데 역시 쓰임이 가능하다.□ 시뮬레이션7-세그먼트 회로도시뮬레이션 결과입력값출력값숫자4(D)3(C)2(B)1(A)abcdefg ... 을 한다고 가정하였다. 이때 출력되는 모양에 따라 7-세그먼트에서 나오는 숫자의 모양이 결정된다. 쉽게 회로에서 접할 수 있는 7-세그먼트회로가 생각했던것보다 논리도가 복잡하다는 사실 ... 디지털회로실험 사전보고서-Lesson 6 7-세그먼트 디코더1. 7-세그먼트 디코더 회로 동작 확인7-세그먼트 디코더 datasheet- 7-세그먼트는 0부터 9까지의 숫자 또는

리포트 | 5페이지 | 1,000원 | 등록일 2010.05.23

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디지털 회로 실험 / 인터비젼 / 예윤해, 정연모, 송문빈 / 7장(래치, 플립플롭, 시프트 레지스터) 예비보고서

를 단순하게 하여 조합 논리를 실현하는 회로가 아니고, 입력에 대하여 지연된 하나의 출력을 입력에 피드백하는 것으로 정보를 보관유지하는데 사용하는 특징이 있습니다. 이것을 조합 회로 ... 한다.< D 플립플롭의 회로도 >입 력출 력CLKDQpogitive edge00pogitive edge11< D 플립플롭의 진리표 >< JJ로 표현한 T플립플롭 회로도>(4) JK 플립 ... 의 회로도 >입 력출 력CLKJKQpositive edge00Q(유지)positive edge010positive edge

리포트 | 10페이지 | 1,000원 | 등록일 2009.05.07

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연구수업지도안

2009 전자과 수업연구디지털논리회로 교수-학습 지도안결재지도교사담당교사부 장교 감교 장과 목디지털 논리회로일 시2009 년 05 월 27일장 소일산고등학교 수업교실대 상전자과 ... 2학년 반지 도 교 사(인)교육 실습생(인)일 산 고 등 학 교【 목 차 】Ⅰ. 단원의 개관1.‘디지털 논리회로’교과의 성격 12.‘디지털 논리회로’교과의 목표 1Ⅱ. 학급 실태 ... 의 계열 37. 본시 학습의 지도상 유의점 48. 평가 계획 4Ⅳ. 본시 교수?학습 과정안 5Ⅴ. 부 록♣ 활동지Ⅰ. 단원 개관1. 디지털 논리회로 교과의 성격전문계 고등학교

리포트 | 9페이지 | 2,500원 | 등록일 2009.06.18

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[6주차] Memory

과 목 : 논리회로설계실험과 제 명 : RAM 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 4차 실습 과제7조 ... , EEPROM은 복수의 트랜지스터가 필요하기에 데이터의 집적도가 떨어진다는 단점이 있다. 또한 재프로그래밍 가능한 횟수에 제한이 있다는 단점도 있다.5. Flash MemoryEPROM

리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

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[논리회로실험] Basic Gates (결과)

의 구성한 회로도INPUTOUTPUTABCL1L20*************001100100001010011010111113-input AND gate의 Truth Table2 ... 3-input OR gate의 logic diagram3-input OR gate의 구성한 회로도INPUTOUTPUTABCL1L ... NAND gate의 구성한 회로도INPUTOUTPUTABCL1L200001001010100101101100011010111011111103-input NAND gate의 Truth

리포트 | 11페이지 | 1,500원 | 등록일 2009.03.20

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회로이론실험-플리프롭 및 레치

R E P O R T회로이론 #21. 실험제목 : 플리프롭 및 레치2. 실험목적순차식 논리회로의 기본 소자인 플리프롭과 래치의 여러 종류(D 타입, T타입 ,RS 타입, JK ... 하여 구성하라.b. a에서 만들어진 래치에 입력값을 넣어서 관찰될 수 있는상태도를 그려라.(2) 아래 그림은 edge-trigger RS 플립프롭을 만든 한 예이다.a. 위 그림의 회로 ... )Losic Probe5. 실험방법(1) 아래 그림은 NAND 게이트로 이루어진 lavel-sensitive transparentRS 래치이다.a. 위의 회로를 TTL 7400을 사용

리포트 | 4페이지 | 1,000원 | 등록일 2009.12.19

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