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웨어러블 디바이스용 집적회로설계_논문요약과제

2024년, 4학년에 재학 중인 중앙대학교 전자전기공학부 학생입니다. 누구보다 학업에 진지하게 임하였기 때문에, 제 자료에 자부심이 있습니다. 현재 학점은 4.3XX이며, 저의 모든 자료에 대해 증빙할 수 있습니다. 학부연구생 활동을 하며 갈고닦은 논문 분석 능력을 토대로 요약하였습니다. 이 부분만 공부하면 시험 공부에도 걱정이 없고, 매년 같은 내용으로 과제가 나오기 때문에 이대로 제출하시면 됩니다. ## 2023년 진행중인 실습책에 맞춰서 제작된 보고서입니다. 2022년부터 책이 약간 바뀌었기 때문에, 비대면 시절이 아닌 대면 시절의 보고서 입니다. ## 중요내용 및 주의사항의 경우 항상 형광펜 및 빨간 글씨로 표시해놓아, 편집하기 매우 쉽습니다. 또한, PDF 파일이 아닌 Word 파일로 올려서 여러분들의 마음에 들게 자체 수정하여 사용하시면 바람직할 것 같습니다.
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최초등록일 2024.06.27 최종저작일 2024.06
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    소개

    2024년, 4학년에 재학 중인 중앙대학교 전자전기공학부 학생입니다. 누구보다 학업에 진지하게 임하였기 때문에, 제 자료에 자부심이 있습니다. 현재 학점은 4.3XX이며, 저의 모든 자료에 대해 증빙할 수 있습니다.
    학부연구생 활동을 하며 갈고닦은 논문 분석 능력을 토대로 요약하였습니다. 이 부분만 공부하면 시험 공부에도 걱정이 없고, 매년 같은 내용으로 과제가 나오기 때문에 이대로 제출하시면 됩니다.

    ## 2023년 진행중인 실습책에 맞춰서 제작된 보고서입니다. 2022년부터 책이 약간 바뀌었기 때문에, 비대면 시절이 아닌 대면 시절의 보고서 입니다.

    ## 중요내용 및 주의사항의 경우 항상 형광펜 및 빨간 글씨로 표시해놓아, 편집하기 매우 쉽습니다. 또한, PDF 파일이 아닌 Word 파일로 올려서 여러분들의 마음에 들게 자체 수정하여 사용하시면 바람직할 것 같습니다.

    목차

    Ⅰ. A 256kb Sub-threshold SRAM in 65nm CMOS
    Ⅱ. A High-Density Subthreshold SRAM with Data-Independent Bitline Leakage and Virtual Ground Replica Scheme
    Ⅲ. A 65nm 8T Sub-Vt SRAM Employing Sense-Amplifier Redundancy
    Ⅳ. A 32kb 10T Subthreshold SRAM Array with Bit-Interleaving and Differential Read Scheme in 90nm CMOS

    본문내용

    Ⅰ. A 256kb Sub-threshold SRAM in 65nm CMOS
    이 논문은 기존 6T SRAM의 문제점에 대해 해결하고자 합니다. 첫번째로는 0.7V의 Threshold Voltage 이하의 전압영역 즉, Subthreshold Voltage 영역에서 SNM 성능저하가 발생하는 것입니다. Sub-Threshold 동작은 특히 에너지 소비가 중요한 SRAM에서 중요한데, 이 논문에서는 이 영역에서의 동작에 대해 이야기합니다.
    제안된 10T SRAM
    RWL = L일 때,
    만약 QB = H라면, M10 덕분에 QBB가 M7을 통해 0으로 떨어지는 것을 막아줍니다. 즉, Leakage의 영향을 막아줍니다. (현재는 RWL = L이기 때문에 QBB의 값이 바뀌면 안 됩니다.)

    참고자료

    · 없음

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    • 1. A 256kb Sub-threshold SRAM in 65nm CMOS
      The paper presents the design and implementation of a 256kb sub-threshold SRAM in 65nm CMOS technology. The key focus is on improving the energy efficiency and stability of the SRAM design by operating in the sub-threshold region. The authors have addressed several challenges associated with sub-threshold SRAM design, such as read/write stability, data retention, and leakage current. The proposed design incorporates various circuit-level techniques, including a dual-rail 8T SRAM cell, a self-timed write driver, and a low-power sense amplifier, to enhance the overall performance and energy efficiency of the SRAM. The experimental results demonstrate significant improvements in terms of energy consumption, read/write stability, and data retention compared to conventional SRAM designs. This work contributes to the ongoing research in the field of ultra-low-power SRAM design, which is crucial for a wide range of applications, including IoT, wearable devices, and energy-constrained embedded systems.
    • 2. A High-Density Subthreshold SRAM with Data-Independent Bitline Leakage and Virtual Ground Replica Scheme
      The paper presents a high-density subthreshold SRAM design with techniques to address the challenges associated with operating in the subthreshold region. The key innovations include a data-independent bitline leakage scheme and a virtual ground replica scheme. The data-independent bitline leakage scheme ensures that the bitline leakage current is independent of the stored data, improving the read stability and reducing the power consumption. The virtual ground replica scheme provides a stable reference voltage for the sense amplifier, further enhancing the read reliability. The proposed design is implemented in a 65nm CMOS process and demonstrates significant improvements in terms of energy efficiency, read/write stability, and data retention compared to conventional subthreshold SRAM designs. The high-density and energy-efficient nature of this SRAM design make it a promising candidate for a wide range of low-power applications, such as IoT devices, wearables, and energy-constrained embedded systems.
    • 3. A 65nm 8T Sub-Vt SRAM Employing Sense-Amplifier Redundancy
      The paper presents a 65nm 8T sub-threshold SRAM design that employs a sense-amplifier redundancy scheme to improve the read reliability and energy efficiency. The key innovation is the use of multiple sense amplifiers in parallel, where only one sense amplifier is activated during a read operation. This redundancy scheme helps to overcome the challenges associated with low read margins and high bitline leakage currents in sub-threshold SRAM designs. The proposed design also incorporates other circuit-level techniques, such as a dual-rail 8T SRAM cell and a self-timed write driver, to further enhance the overall performance and energy efficiency. The experimental results demonstrate significant improvements in read stability, data retention, and energy consumption compared to conventional sub-threshold SRAM designs. This work contributes to the ongoing research in the field of ultra-low-power SRAM design, which is crucial for a wide range of energy-constrained applications, including IoT, wearable devices, and embedded systems.
    • 4. A 32kb 10T Subthreshold SRAM Array with Bit-Interleaving and Differential Read Scheme in 90nm CMOS
      The paper presents the design and implementation of a 32kb 10T subthreshold SRAM array with bit-interleaving and differential read scheme in a 90nm CMOS process. The key innovations include the use of a 10T SRAM cell, bit-interleaving, and a differential read scheme to address the challenges associated with subthreshold SRAM design. The 10T SRAM cell provides improved read/write stability and data retention compared to the conventional 6T cell. The bit-interleaving technique helps to mitigate the impact of process variations, while the differential read scheme enhances the read reliability by reducing the bitline leakage current. The proposed design demonstrates significant improvements in terms of energy efficiency, read/write stability, and data retention compared to previous subthreshold SRAM designs. The high-density and energy-efficient nature of this SRAM design make it a promising candidate for a wide range of low-power applications, such as IoT devices, wearables, and energy-constrained embedded systems.

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      이 문서는 웨어러블 디바이스에 사용되는 SRAM의 설계 기술과 문제점을 심도 있게 다루고 있습니다. 각 논문의 핵심 내용을 잘 정리하고 있어 관련 분야 연구자들에게 유용한 정보를 제공할 것으로 보입니다.

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      • 최초등록일
        2024.06.27
      • 최종저작일
        2024.06
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