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인하대학교 집적회로 설계 학습자료2025.11.131. 집적회로(IC) 설계 집적회로 설계는 반도체 칩 위에 수많은 전자 부품을 집적하여 복잡한 기능을 수행하도록 설계하는 공학 분야입니다. 회로 설계, 레이아웃, 검증 등의 단계를 거쳐 최종 제품이 완성되며, 현대 전자기기의 핵심 기술입니다. 2. 반도체 공정 반도체 공정은 실리콘 웨이퍼 위에 트랜지스터와 배선을 형성하는 제조 과정입니다. 포토리소그래피, 식각, 증착 등 다양한 공정 기술을 통해 미세한 패턴을 형성하며, 공정 기술의 발전이 칩의 성능과 집적도를 결정합니다. 3. 디지털 회로 설계 디지털 회로 설계는 논리 게이트와 플...2025.11.13
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디지털집적회로설계 - 1bit Full Adder 구현 실습2025.11.151. Full Adder 회로 설계 1bit Full Adder를 Subcircuit 방식으로 구현한 실습 과제입니다. Half Adder와 OR 게이트를 조합하여 Full Adder를 설계했으며, 입력 신호로 Pulse를 사용하여 시뮬레이션을 수행했습니다. 진리표와 비교하여 Sum 출력값이 정확하게 나왔음을 확인했습니다. 이 설계는 향후 다중 비트 Full Adder 구현 시 재사용 가능하도록 모듈화되었습니다. 2. CMOS 기본 게이트 설계 Inverter, NAND, AND, OR, XOR 등의 기본 논리 게이트를 트랜지스터 ...2025.11.15
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디지털집적회로설계 실습 4주차 보고서2025.11.141. CMOS Inverter 설계 및 시뮬레이션 FULL-Static CMOS Inverter는 PMOS(M0)와 NMOS(M1) 트랜지스터로 구성된 기본 논리 게이트이다. 0.06마이크로미터 스케일로 설정하고 25도 온도에서 시뮬레이션을 수행했다. 입력신호는 3.3V 펄스로 초기값 0V, 최대값 3.3V, 펄스 폭 50ns, 주기 100ns의 파라미터를 가진다. 시뮬레이션 결과 Vin과 Vout의 펄스가 반전되어 출력되며, 최대 전압이 3.3V로 올바르게 작동함을 확인했다. 2. CMOS NAND Gate 설계 및 검증 NAND...2025.11.14
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디지털집적회로설계 14주차 실습: 4-Bit RCA with D-FF2025.11.161. D-Flip Flop (D-FF) 설계 Positive edge-triggered D-FF를 트랜지스터 레벨에서 설계하고 레이아웃을 구성했다. 전송 게이트 방식을 채택하여 트랜지스터를 효율적으로 사용했으며, SPICE 추출 후 시뮬레이션을 통해 동작을 검증했다. Delay(trise, tfall, tpdr, tpdf), Area, Power Consumption을 측정하여 성능을 평가했다. 2. 4-Bit Ripple Carry Adder (RCA) 구현 CMOS Full Adder를 기반으로 4-bit RCA를 구성했다. 각...2025.11.16
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CMOS 정리2025.11.131. CMOS 기술 CMOS(Complementary Metal-Oxide-Semiconductor)는 반도체 집적회로 제조 기술로, 상보형 금속산화막 반도체를 의미합니다. 낮은 전력 소비, 높은 집적도, 우수한 노이즈 특성을 특징으로 하며, 현대 마이크로프로세서, 메모리, 이미지 센서 등 다양한 전자기기에 광범위하게 적용되고 있는 핵심 반도체 기술입니다. 2. 반도체 공정 반도체 공정은 실리콘 웨이퍼 위에 회로를 형성하는 일련의 제조 과정입니다. CMOS 공정은 NMOS와 PMOS 트랜지스터를 동시에 제작하여 상보형 구조를 만들며...2025.11.13
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디지털집적회로설계 NOR/OR 게이트 레이아웃 설계 및 시뮬레이션2025.11.151. NOR 게이트 레이아웃 설계 NOR 게이트는 트랜지스터 레벨에 따라 설계되었으며, SP 파일을 수정하여 구현되었다. 시뮬레이션 파형 분석을 통해 입력 신호(InA, InB)에 따른 출력(OUTPUT)을 확인하였고, 레이아웃 추출 후 파형이 정상적으로 작동함을 검증했다. 이 과정에서 트랜지스터 배치와 연결 구조의 이해가 중요하며, 정확한 논리 동작을 확인할 수 있었다. 2. OR 게이트 레이아웃 구현 OR 게이트는 NOR 게이트와 인버터(INVERTER)를 조합하여 구현되었다. 두 회로의 레이아웃을 통합하여 설계하였고, 입력 신...2025.11.15
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NAND 게이트와 NOR 게이트의 역할과 중요성2025.11.121. NAND 게이트의 작동 원리 및 특성 NAND 게이트는 디지털 로직 회로의 기본 게이트로, 두 개 이상의 입력이 모두 1일 때만 출력이 0이 되는 부정논리곱 연산을 수행합니다. AND 게이트의 출력에 NOT 게이트를 연결하여 구성되며, 기능적으로 완전하여 NAND 게이트만으로 모든 가능한 논리 연산을 수행할 수 있습니다. 이러한 특성으로 회로 설계의 복잡성을 줄이고 제조 공정의 생산성을 향상시킵니다. 2. NAND 게이트 사용의 경제성과 효율성 NAND 게이트는 높은 집적도와 낮은 전력 소모로 고효율적인 회로 설계가 가능하여 ...2025.11.12
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디지털집적회로설계 XOR 게이트 레이아웃 설계 및 시뮬레이션2025.11.151. Full CMOS XOR GATE 설계 트랜지스터 레벨에서 CMOS XOR 게이트를 직접 구현한 방식으로, 4개의 PMOS와 4개의 NMOS를 중앙 논리 부분에 사용하고 4개의 인버터를 포함하여 총 12개의 트랜지스터로 구현되었다. Mobility 비율 μn/μp = 2를 만족시키기 위해 wp = 2wn으로 설정하여 pull-up 네트워크의 PMOS 폭을 pull-down 네트워크의 NMOS 폭의 두 배로 디자인했다. 가로 11.46 μm, 세로 12.12 μm의 크기로 면적은 138.90 (μm)²이다. 2. Subcell ...2025.11.15
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디지털집적회로설계 12주차 Full Adder 레이아웃 설계 및 시뮬레이션2025.11.161. Static CMOS Full Adder 설계 Static CMOS Full Adder는 12개의 PMOS, 12개의 NMOS, 2개의 Inverter로 구성된 총 28개의 트랜지스터로 이루어진 회로이다. P/N Ratio를 고려하여 ndc와 pdc의 크기를 설정하였으며, (A+B)*Cin은 2의 크기로 ndc 16칸, pdc 32칸으로 설계하였다. SUM 출력의 경우 ((A+B+Cin)*Cin)은 ndc 16칙, pdc 32칸으로, Cin*A*B는 ndc 24칸, pdc 48칸으로 구성하였다. 2. Subcell을 이용한 F...2025.11.16
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디지털집적회로설계 실습 3주차 보고서2025.05.161. NMOS 단과 GND n-diff, ndc, poly를 이용해 NMOS를 그리며, n-diff는 실리콘 웨이퍼에 n-type 도펀트를 도입하고, ndc는 n-diff와 poly를 연결하는 역할을 한다. poly는 gate 역할을 하며, pwc는 GND와 p-substate 사이의 연결 역할을 한다. metal은 wire 역할을 한다. NMOS 단은 Boolean Equation에 따라 직렬로 연결되어야 한다. 2. PMOS 단과 VDD n-well, p-diffusion, pdc와 poly를 이용해 PMOS를 그리며, meta...2025.05.16
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