[Flowrian] 패턴 감지 유한상태머신 회로의 Verilog 설계 및 시뮬레이션 검증

소개

패턴 감지 (Pattern Detection) 은 클럭에 동기되어 연속적으로 입력되는
‘1’과 ‘0’의 입력 스트림에서 일정한 패턴을 찾는 동작을 의미한다.

본 문서에서는 패턴을 감지하는 회로를 유한상태머신으로 구현한다.
아래의 과정을 따라 설계를 진행한다.
* Moore 타입 상태도 (State Diagram)를 설계한다.
* Moore 타입 상태도를 RT 수준의 Verilog 코드로 설계하고 검증한다.
* Moore 타입 상태도로부터 논리회로 수식을 추출한다.
* 추출된 논리에서 유한상태머신의 논리회로도를 Verilog 코드로 설계하고 검증한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 패턴 감지 유한상태머신 회로의 사양
2. 패턴 감지 회로 Moore 상태도의 Verilog 설계 및 검증
3. D 플립플롭의 Verilog 설계 및 검증
4. 패턴 감지 유한상태머신의 Verilog 설계 및 검증

본문내용

패턴을 감지하는 유한상태머신을 설계하는 본 문서에는 3개의 모듈이 소개된다.

- 패턴 감지 상태도 : RT 수준 Moore 상태도를 모델링 Verilog 설계 및 시뮬레이션 검증
- D 플립플롭 : D 플립플롭의 Verilog 설계 및 시뮬레이션 검증
- 패턴 감지 상태도 : 구조 수준 유한상태머신 모델링 Verilog 설계 및 시뮬레이션 검증

Verilog 언어를 이용하여 유한상태머신 설계를 배우려는 분에게 도움이 된다.

참고자료

· 없음