"플로리안(Flowrian)"의 검색결과 입니다.

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"플로리안(Flowrian)" 검색결과 1-20 / 59건

[Flowrian2] SystemVerilog 문법 및 실습 (Assertions)

1. Assertions Assertion 은 SystemVerilog 언어에 새롭게 도입된 개념으로서 회로가 정상적으로 동 작함을 검사 하거나 기능 커버리지를 검사하거나 검증을 위한 입력 파형을 생성 하는 데 사용된다. Immediate Assertion 구..

Non-Ai HUMAN
| 리포트 | 23페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Interfaces)

1. Interfaces Verilog 언어는 단자를 통해서만 블록 간에 연결을 구현했는데 SystemVerilog 언어에 서는 새로운 인터페이스(Interface) 구문을 도입하여 블록 간의 연결과 통신을 통합하 여 표현한다. 인터페이스는 연결 최상위 수준에서 시..

Non-Ai HUMAN
| 리포트 | 29페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Hierarchy)

1. Hierarchy 패키지 패키지는 모듈이나 인터페이스나 프로그램들이 파라메터, 데이터, 타입, 태스크, 함수, 시퀀스, 특성 등을 서로 공유할 수 있도록 한다. 그러나 패키지는 프로세스 정의는 포 함할 수 없다. 패키지는 변수들과 같이 initial 이나 ..

Non-Ai HUMAN
| 리포트 | 19페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Coverage)

1. Coverage 커버리지 는 회로를 구성하는 요소들 중에서 시뮬레이션에 의해 테스트벤치가 기능을 검증하는 정도를 퍼센트로 나타내는 척도이다. 커버리지 는 크게 2 가지로 구분할 수 있는데 하나는 HDL 코드가 실행되는 정도를 시뮬레이션으로 자동으로 추출되는 코드..

Non-Ai HUMAN
| 리포트 | 30페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Clocking Blocks)

11.1. Clocking Blocks 클럭킹 블록 클럭킹 블록(Clocking Block)은 클럭 신호와 동기화 되는 입출력 신호 및 타이밍을 정 의한다. 클럭킹 블록은 회로 구조나 기능과는 별도로 동기화 및 타이밍을 분리시키는 효과가 있다. 클럭킹 블록은 테스..

Non-Ai HUMAN
| 리포트 | 11페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Program Blocks)

1. Program Block 프로그램 블록 Module 은 회로를 구성하는 기본 단위로서 기본적으로 설계를 위해 정의된 개념으로 서 하드웨어 모델링에 최적화 되어 있다. 하지만 테스트벤치는 하드웨어 설계를 위한 것이 아니고 회로를 검증하기 위한 환경을 모델링 하기 ..

Non-Ai HUMAN
| 리포트 | 12페이지 | 1,000원 | 등록일 2017.07.06

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[Flowrian] Bingo Game 회로의 Verilog 설계 및 시뮬레이션 검증

1. Bingo Game 회로의 사양 설계 사양 - Bingo Game 회로는 숫자 맞추기 게임을 수행하는 회로로서 사용자가 0~254 사이의 정수값을 입력하면 회로는 추측값을 제시하면서 사용자가 입력한 목표값과 비교하여 크거나 작음을 판단 하면서 다음 추측값을 제시하..

Non-Ai HUMAN
| 리포트 | 22페이지 | 2,500원 | 등록일 2017.07.06

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Flowrian2] SystemVerilog 문법 및 실습 (Procedural Statements)

1. Procedural Statements Unique if 구문은 if…else…if 에 명시된 일련의 조건들이 서로 중복되는 경우가 없음을 보장해야 한다. 만일 조건이 중복되는 경우가 발생하거나 참이 되는 조건이 하나도 없 는데 else 구문이 없으면 warni..

Non-Ai HUMAN
| 리포트 | 29페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Date Types)

1. Data Types 정수 SystemVerilog 에서 사용할 수 있는 정수형 데이터 타입의 종류와 특징은 아래 표와 같다 정수 타입은 양수와 음수를 갖는 signed 형 이든지, 양수만 갖는 unsigned 일 수 있다. 타입 byte, shortint, int..

Non-Ai HUMAN
| 리포트 | 35페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Processes)

1. Processes always_comb 구문은 조합논리회로를 구현하는데 always 구문과 아래와 같은 차이점 이 있다. - 감응 목록은 사용자가 정의하지 않고 시스템이 자동으로 추출..

Non-Ai HUMAN
| 리포트 | 24페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 - Literals

목차에 나열된 바와 같이 SystemVerilog 언어가 제공하는 각종 Literal과 관련 메소드의 형식과 동작을 설명한 후에 각 데이터 타입과 관련된 기능을 검증할 수 있도록 SystemVerilog 코드와 시뮬레이션 결과를 제공한다. SystemVerilog 언어..

Non-Ai HUMAN
| 리포트 | 17페이지 | 2,000원 | 등록일 2017.02.13 | 수정일 2017.07.07

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[Flowrian2] SystemVerilog 문법 및 실습 (Interprocess Sync. & Comm.)

1. Interprocess Synchronization and Communication Verilog 언어가 지원하는 이벤트 관련 연산자 (예, ->, @) 등을 이용하여 프로세스 간에 동기 및 통신을 구현하는 것은 가능하다. 그러나 이것들은 하드웨어 설계에는 유..

Non-Ai HUMAN
| 리포트 | 15페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (System Tasks & System Functions)

1. System Tasks and System Functions 타입 $typename 는 주어진 인자 (변수나 수식) 의 데이터 타입을 스트링 이름으로 리턴한다. 수식일 경우는 계산된 최종 값의 타입이다. 크기 $bit 는 주어진 인자 (변수나 수식) 이 가진 비..

Non-Ai HUMAN
| 리포트 | 21페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Operations and Expressions)

1. Operations and Expressions 연산자 SystemvVerilog 언어는 Verilog 언어와 C 언어의 연산자를 모두 지원한다. 지원하는 연산자의 종류 및 의미, 연산에 지원하는 데이터 타입은 아래 표와 같다. 비교연산 비교연산자 ‘=‘, ..

Non-Ai HUMAN
| 리포트 | 29페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Tasks & Functions)

1. Tasks and Functions 함수태스크함수(Function) 과 태스크(Task) 는 동일한 기능을 반복적으로 사용해야 하는 경우 사용 하는 서브루틴 이다. 함수는 순차적으로 진행되는 행위 동작을 기술하며 전체 수행에 시뮬레이션 시간을 소요하지 않는다. 반..

Non-Ai HUMAN
| 리포트 | 16페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian2] SystemVerilog 문법 및 실습 (Random Constraints)

1. Random Constraintsrand randc 표준 랜덤 변수는 ‘rand‘ 키워드로 선언된다. 제약 조건이 주어지지 않으면 변수가 가질 수 있는 모든 값이 발생할 확률이 동일하게 생성된다. 랜덤 순환(Cyclic) 변수는 ‘randc‘ 키워드로 정의되는..

Non-Ai HUMAN
| 리포트 | 32페이지 | 2,000원 | 등록일 2017.07.06

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[Flowrian] Mod-10 인코더 & 디코더 회로의 Verilog 설계 및 시뮬레이션 검증

Mod-10 인코더 & 디코더 회로의 동작은 Verilog 언어가 제공하는 두가지 방식, Behavior 와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Mod..

Non-Ai HUMAN
| 리포트 | 17페이지 | 1,000원 | 등록일 2011.12.08

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[Flowrian] Generic FIFO 회로의 Verilog 설계 및 시뮬레이션 검증

본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- GenericFIFO : 비트폭과 깊이를 가변시킬 수 있는 FIFOVerilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

Non-Ai HUMAN
| 리포트 | 11페이지 | 1,500원 | 등록일 2011.10.24

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[Flowrian] 데이터 정렬 회로의 Verilog 설계 및 시뮬레이션 검증

4개의 8비트 정수를 정렬하는 본 문서의 회로는 5개의 모듈로 구성된다.- 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 1 비트 비교기 : Primitive Logic Gate로 구조수준 설계 및 시뮬레이션 검증- 8 비트 비교기 :..

Non-Ai HUMAN
| 리포트 | 23페이지 | 2,000원 | 등록일 2011.09.12

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[Flowrian] 크기 비교기 회로의 Verilog 설계 및 시뮬레이션 검증

크기 비교기 회로의 동작은 Verilog 언어가 제공하는 두 가지 방식, Behavior 와 Structure 관점에서 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 크기 비교기 회로의 사양2. Be..

Non-Ai HUMAN
| 리포트 | 11페이지 | 1,000원 | 등록일 2011.12.08

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