한기대_디지틀시스템 설계 및 실습_과제7_CPU 제작(보고서 및 소스 포함)

소개

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목차

1. 조이름 및 조원
2. 조원 역할분담
3. 주간별 Time Schedule에 대한 진행상황
4. 설계목적
5. CPU 설계과정
6. 명령어 설명
7. 제어 ASM도
8. 명령어 및 동작확인
9. 어셈블리프로그램 및 동작설명
10. 핀 할당
11. 과제 후기

본문내용

4. 설계목적
디지털 설계 및 시스템 강의시간에 배운 Verilog 지식을 토대로 하여 최종 Term Project 과제 소형 DSD_CPU의 구조를 설계 및 FPGA로 제작하여 동작 시킨다.

5. CPU 설계과정

⇒ 위의 회로도에서 크게 ‘CONTROL' 부분과 ‘DATAPATH’ 2부분으로 나눌 수 있다.

▪ CONTROL 부분
⇒ 위의 블록도와 같이 'Control memory', 'MUX S', 'MUX C', 'Extend', 'PC', 'IR', 'CAR' 로 구성되어 있다.
- MUX S
→ 8 to 1 멀티플렉서로서, 8개의 입력 값은 0, 1, V, C, N, Z, ~Z, ~C 이고 선택신호는 3비트의 MS 이다.
V, C, N, Z 는 각각 1비트 로써 ‘DATAPATH’의 상태 출력 값으로 나온다.
- MUX C
→ 2 to 1 멀티플렉서로서, IR에서 분배된 7bit의 Opcode 값에 0을 최상위비트에 추가한 8비트의Opcode_0과 Control memory에서 출력되는 NA를 입력 값으로 받는다. 선택신호는 Control memory 에서 나오는 1비트 MC 이다.
- PC(Program Counter)
→ Control memory에서 나오는 PI, PL 신호의 제어를 받는다.
(PI = 1) 일 경우 전의 출력 값 1증가
(PL = 1) 일 경우 Opcode의 상위 3비트에 따라 조건 분기, 무조건 분기의 기능을 수행한다.
조건 분기일 경우 DR, SB 6비트를 출력 값에 더해주고, 무조건 분기일 경우 DR의 최상위비트를 제외한 나머지 값, SA, SB 8비트가 출력 값이 된다.

- IR(Instruction Resister)
→ 현재 실행되는 명령어를 IL 신호에 따라 저장 or 유지를 한다. IL 이 1일 경우, DATAPATH의 Memory M의 16비트 Data out 이 각각 Opcode(7비트), DR(3비트), SA(3비트), SB(3비트)로 분배된다.
- CAR
→ MUX S의 출력 값의 신호에 따라 0일 경우에는 전 출력 값 1증가, 1일 경우에는 MUX C의 출력 값이 나온다.

참고자료

· 없음