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홍익대학교 디지털논리실험및설계 8주차 예비보고서 A+2025.05.041. Gated D Latch Gated D Latch의 경우 오직 하나의 입력 (D)과 EN 입력만을 가지고 있습니다. EN이 HIGH 일 때, D가 HIGH 면 Latch는 Set 상태이고 D가 LOW 이면 Latch는 Reset 상태입니다. 즉, EN이 HIGH인 경우 입력 D의 상태가 바로 Latch의 상태가 됩니다. 이때 EN이 LOW라면 입력 D에 어떤 값이 들어오든 Latch는 이전 상태를 그대로 유지하는 NC 상태가 됩니다. 2. D Flip-flop D Flip-flop의 경우 D 입력은 클록 펄스의 트리거 에지에서...2025.05.04
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홍익대학교 마이크로프로세서 실험 및 설계 (실험4) Term project 보고서2025.05.151. 마이크로프로세서 실험 및 설계 이 프로젝트에서는 ATmega128 마이크로프로세서 모듈을 이용하여 디지털 시계, 스톱워치, 알람, 하향 카운터, LED 전광판, 점수판 등 다양한 기능을 구현하였다. 소프트웨어적으로는 타이머/카운터, 외부 인터럽트, 7세그먼트 출력 등을 활용하였고, 하드웨어적으로는 ATmega128 모듈, 7447 디코더 IC, 정전압 분배기 등을 사용하였다. 각 모드별로 세부적인 기능 구현 과정과 코드 분석, 실험 결과 등이 자세히 설명되어 있다. 1. 마이크로프로세서 실험 및 설계 마이크로프로세서는 현대 전...2025.05.15
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디지털 회로 실험 및 설계 - NE555 Timer 발진회로 응용 실험 22025.05.161. NE555 Timer 발진회로 NE555 Timer 발진회로는 디지털회로 실험 및 설계에서 중요한 역할을 합니다. 이 실험에서는 NE555 Timer 발진회로의 동작 원리와 특성을 이해하고, 다양한 저항 값 조합에 따른 출력 주파수와 듀티비를 측정하였습니다. 실험 결과 분석을 통해 전류 측정의 불확실성, 점퍼선의 저항, 브래드 보드의 상태 등이 오차 발생의 주요 원인임을 확인하였습니다. 1. NE555 Timer 발진회로 NE555 Timer는 매우 유용한 IC로, 다양한 발진회로를 구현할 수 있습니다. 이 회로는 간단한 구조...2025.05.16
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Semiconductor Device and Design - 13~142025.05.101. Full Custom Design Full Custom Design은 표준화된 셀 라이브러리를 사용하지 않고 모든 회로를 설계하는 방식입니다. 장점은 칩 가격이 낮고 성능과 면적 효율이 높지만, 설계 기간이 길고 복잡도와 위험이 높습니다. 2. Semi Custom Design Semi Custom Design은 표준 셀과 메모리 생성기를 사용하는 빠른 설계 방식입니다. 장점은 단순성과 널리 사용되는 방식이지만, 셀 성능이 제한적이고 설계 면적 효율이 낮습니다. 3. Gate Array Gate Array는 기본 논리 게이트와...2025.05.10
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10진수를 2진수로 변환하는 방법2025.11.171. 진법변환 10진수를 2진수로 변환하는 방법은 정수부분과 소수부분을 분리하여 처리한다. 정수부분은 10진수를 2로 나눈 나머지를 2진수의 마지막 자리부터 표기하고 몫이 0 또는 1이 될 때까지 반복한다. 소수부분은 소수부분이 0이 될 때까지 2를 곱하고 곱셈결과의 정수를 소수 첫째자리부터 적는다. 예를 들어 36(10)은 (100100)(2)로, 27.5625(10)은 (11011.1001)(2)로 변환된다. 2. 디지털 신호와 아날로그 신호 아날로그 신호는 자연계의 물리적 양을 다루며 시간에 따라 연속적으로 변화한다. 온도, ...2025.11.17
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서강대학교 22년도 전자회로실험 5주차 결과레포트 (A+자료)2025.01.121. 바이폴라 트랜지스터 BJT 바이폴라 트랜지스터는 두개의 pn 접합이 연결된 구조로, 세개의 단자 베이스, 이미터, 콜렉터가 있다. 바이폴라 트랜지스터의 전압-전류 특성은 IC와 IB의 비를 β라고 하며, 보통 100~200의 큰 값을 가진다. 하지만 IE와 IC의 비인 α는 1에 매우 가까운 수치가 된다. BJT는 VCE, VBE에 따라 동작 영역이 바뀌게 되는데, 일반적으로 가장 많이 BJT를 활용할 수 있는 영역은 능동영역으로, VCE가 VCEsat (=0.4V) 이상이고, VBE는 다이오드의 턴온전압과 비슷한 0.7V 이...2025.01.12
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OP Amp의 기본 특성 및 이상적·실제 연산 증폭기2025.11.131. 이상적 연산 증폭기 (Ideal Operational Amplifier) 연산 증폭기는 집적회로(IC) 칩으로 여러 트랜지스터와 저항으로 구성된 소형 패키지이며 5개 이상의 단자를 가진다. 입력 단자는 +, - 2개로 이루어져 있고, 출력 단자는 두 입력 단자의 전압 차이를 증폭한 전압을 출력한다. 가산, 적분, 미분 등의 수학적 연산을 수행하는 회로에 사용되며 비디오, 오디오 증폭기, 발전기 등에 광범위하게 적용된다. 2. 실제 연산 증폭기 (Real Operational Amplifier) 실제 연산 증폭기는 이상적 연산 ...2025.11.13
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교류및전자회로실험 실험9-2 트랜지스터 기본회로 실험 예비보고서2025.01.171. 트랜지스터의 운전상태 트랜지스터의 운전상태는 cutoff, saturation, active 상태로 나뉜다. cutoff 상태에서는 IB가 0이고 트랜지스터가 open되어 있다. saturation 상태에서는 IB가 충분히 커서 저항이 0에 가까운 short 상태이다. active 상태는 두 상태의 중간이며 IC와 IB에 비례한다. 2. 트랜지스터 스위치 트랜지스터를 스위치로 사용할 때는 cutoff 상태와 saturation 상태로 동작한다. 작은 신호로 큰 전류를 스위칭할 수 있다. LED 점멸 회로를 통해 트랜지스터 스위...2025.01.17
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광운대학교 전기공학실험 M2. 아날로그 및 디지털 기초 회로 응용 결과레포트2024.12.311. KCL 및 KVL 확인 실험을 통해 KCL(Kirchhoff's Current Law)과 KVL(Kirchhoff's Voltage Law)을 확인했습니다. 아두이노 프로그램으로 측정한 전압과 전류 값이 수작업 측정 결과와 거의 일치하여, 아두이노를 활용한 실시간 측정이 효율적임을 알 수 있었습니다. 다만 아두이노 전원 전압의 정확성과 저항 값의 오차로 인해 약간의 차이가 발생했는데, 이를 보완하기 위해 실측값을 코드에 반영하는 등의 방법을 고려해볼 수 있습니다. 2. 반가산기 및 전가산기 구현 반가산기와 전가산기 회로를 TT...2024.12.31
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홍익대학교 디지털논리실험및설계 7주차 예비보고서 A+2025.05.041. S-R Latch와 S'-R' Latch S'-R' Latch는 일종의 메모리 역할을 할 수 있는 device라고 볼 수 있습니다. 즉, 두 가지 상태 (Set, Reset)를 Q에 쓰기도 하고 그 상태를 저장할 수도 있습니다. S-R Latch의 경우 Active HIGH 입력을 가지기 때문에 S'-R' Latch와 반대의 논리 레벨을 사용한다는 점을 제외하고는 유사한 동작을 하게 됩니다. 2. Pulse detector와 CLK Pulse detector 회로의 경우 이론적으로는 CLK에 1이 입력으로 들어오든 0이 입력으...2025.05.04
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