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중앙대 아날로그및디지털회로설계실습 예비보고서 9장 4bit adder 회로설계2025.05.051. 조합논리회로 조합논리회로의 한 예로 가산기 회로를 설계하는 방법을 설명합니다. 전가산기의 진리표, Karnaugh 맵을 이용한 불리언식 간략화, NAND-NAND 또는 NOR-NOR 로직 회로 설계, XOR gate를 이용한 다단계 조합 논리 회로 설계 등의 내용이 포함되어 있습니다. 2. 2Bit 가산기 회로 위에서 설계한 전가산기 회로를 연결하여 2Bit 가산기 회로를 설계하는 방법을 설명합니다. XOR gate를 이용한 전가산기 두 개를 연결하여 2Bit 가산기 회로를 구현하는 내용이 포함되어 있습니다. 1. 조합논리회로...2025.05.05
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[A+] 중앙대학교 아날로그 및 디지털 회로 설계실습 예비보고서 9. 4-bit Adder 회로 설계2025.04.291. 조합논리회로 설계 이 보고서는 조합논리회로의 설계 방법을 이해하고, 조합논리회로의 한 예로 가산기 회로를 설계하는 것을 목적으로 합니다. 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 간소화된 불리언 식을 구합니다. 이를 바탕으로 2-level 회로와 XOR 게이트를 이용한 다단계 조합 논리 회로를 설계합니다. 마지막으로 2비트 가산기 회로를 설계합니다. 2. 전가산기 설계 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 Sum of Product 또는 Product of Sum 형태의 간소화된 불리...2025.04.29
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홍익대학교 디지털논리실험및설계 4주차 예비보고서 A+2025.05.041. 멀티플렉서와 부호기(encoder)의 차이 부호기는 사람이 이해할 수 있는 형태의 비트 조합들을 입력으로 주고 그것을 어떤 특정 비트 조합들과 각각 mapping 시켜서 부호화하는 것이고, 멀티플렉서는 데이터 선택기라고도 불리는데 여러 디지털 입력 데이터 중에서 어떤 데이터를 출력할 것인지 데이터 선택 입력의 조합을 통해서 선택할 수 있습니다. 2. IC 동작을 위한 Vcc와 GND 연결 및 Active LOW/HIGH 확인 각각의 IC를 동작하게 하기 위해서 Vcc와 GND를 몇 번 pin에 연결해야 하는지 확인해야 하고, ...2025.05.04
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디지털집적회로설계 14주차 실습: 4-Bit RCA with D-FF2025.11.161. D-Flip Flop (D-FF) 설계 Positive edge-triggered D-FF를 트랜지스터 레벨에서 설계하고 레이아웃을 구성했다. 전송 게이트 방식을 채택하여 트랜지스터를 효율적으로 사용했으며, SPICE 추출 후 시뮬레이션을 통해 동작을 검증했다. Delay(trise, tfall, tpdr, tpdf), Area, Power Consumption을 측정하여 성능을 평가했다. 2. 4-Bit Ripple Carry Adder (RCA) 구현 CMOS Full Adder를 기반으로 4-bit RCA를 구성했다. 각...2025.11.16
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디지털 회로 실험 및 설계 - 부울대수와 카르노맵, RS Flip Flop 실험 12025.05.161. 부울 대수 부울 대수(Boolean Algebra)는 영국의 수학자 조지 부울이 19세기 중반에 고안한 논리 수학입니다. 부울 대수는 AND, OR, NOT 논리를 이용하여 논리식을 표현하며, 논리식의 각 변수는 0과 1의 값(논리 레벨)을 가지고 논리 연산이 가능합니다. 부울 대수의 기본 법칙에는 교환법칙, 결합법칙, 분배법칙이 있으며, 부울 정리에는 OR 논리, AND 논리, NOT 논리가 포함됩니다. 2. 카르노 맵 논리식을 간소화할 때는 카르노 맵을 주로 활용합니다. 카르노 맵은 변수의 개수에 따라 작성되며, 2변수 또...2025.05.16
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디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 12025.05.161. D 플립플롭 D 플립플롭은 1개의 입력(D)과 2개의 출력(Q, Q') 및 CK를 가지고 있다. 입력 D와 출력 Q는 항상 같으며, 이는 데이터를 기록하는 것과 같아서 D 플립플롭이라는 이름이 붙었다. D 플립플롭 IC 패키지의 특징은 입력이 두 번째, 출력이 다섯 번째와 여섯 번째에 있다. 2. JK 플립플롭 JK 플립플롭은 입력 J와 K가 모두 1일 때, 출력 Q와 Q'의 논리 레벨이 바뀌는 토글(Toggle)이 일어난다. JK 플립플롭 IC 패키지의 특징은 전원이 5번 핀, 그라운드가 13번 핀이다. 3. T 플립플롭 T...2025.05.16
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디지털 회로 실험 및 설계 - 74LS47 Driver를 이용한 7-Segment 실험 22025.05.161. 디지털 회로 실험 및 설계 이 보고서는 디지털 회로 실험 및 설계 과정에서 수행한 74LS47 Driver를 이용한 7-Segment 구동 실험에 대한 내용을 다루고 있습니다. 실험에서는 Sink 방식과 Source 방식의 회로를 구성하고, 전압과 전류를 측정하여 이론값과 실험결과를 비교 분석하였습니다. 또한 74LS47 소자를 이용한 BCD to 7-Segment Decoder Driver 회로를 구현하여 그 효과를 설명하고 있습니다. 마지막으로 실험 결과와 이론 분석 간의 오차 발생 원인을 전류 측정의 어려움, 점퍼선의 저...2025.05.16
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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프(PLL)2025.05.101. 위상 제어 루프(PLL) 위상 제어루프(PLL)는 전압제어 발진기의 출력 위상을 입력 신호의 위상과 비교하여 입출력의 위상 차이를 이용하여 전압제어 발진기를 제어하는 피드백 시스템이라고 할 수 있습니다. PLL의 경우 위상 검출기, 루프 필터, 가변 발진기 이 3가지로 구성되어 있으며, 통신 분야에서 폭 넓게 사용됩니다. 2. 위상 검출기 XOR를 이용한 위상 검출기의 경우 V1과 V2의 위상 차이가 변화에 따른 Vout전압의 평균값 특성은 이론부와 같이 주기적인 파형의 주기를 갖습니다. XOR를 이용한 위상 검출기는 대부분 ...2025.05.10
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아날로그 및 디지털회로 설계 실습 실습2_Switching Mode Power Supply (SMPS)_결과보고서2025.01.211. PWM 제어회로 PWM 제어회로의 가변저항 크기 변경을 통해 원하는 스위칭 주파수를 만들 수 있었고, 제어회로의 출력 펄스를 통해 SMPS 회로의 출력 전압을 조정할 수 있었다. 2. Buck Converter PWM 제어회로와 Buck Converter를 이용해 일정한 직류 출력을 내는 SMPS 회로를 설계하였다. 3. SMPS 회로 SMPS는 일정한 직류 출력 전압을 공급해주는 안정화 장치로 그 중요도가 높다. SMPS 회로 동작 중 부품의 기생 요소에 의한 전압 저하를 방지하기 위해 PWM 방식을 채택하였다. 4. PWM...2025.01.21
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디지털집적회로 NAND, NOR, XOR gate 설계도 및 DC, Transient 시뮬레이션 결과2025.04.281. NAND gate NAND gate의 pull-down 네트워크는 VA와 VB가 모두 높을 때 도통하는 직렬 NMOS 트랜지스터로 구성되며, pull-up 네트워크는 병렬 PMOS 트랜지스터로 구성됩니다. NAND gate의 효과적인 pull-up/pull-down 저항은 단위 인버터의 저항과 같아야 합니다. NMOS 트랜지스터가 직렬로 연결되어 있어 효과적인 저항이 두 배가 되므로 크기가 단위 인버터의 두 배가 되어야 합니다. PMOS의 경우 최악의 경우인 하나의 PMOS만 켜지는 것을 고려하여 단위 인버터와 같은 크기로 설...2025.04.28
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