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서강대학교 22년도 전자회로실험 9주차 결과레포트2025.01.131. MOSFET 특성 및 바이어스 회로 MOSFET은 p-type substrate 위에 n+의 source, drain단자를 구성하고, 채널과 oxide로 분리되어있는 Gate를 이용해 channel에 전류가 흐르는 것을 조절하는 3 terminal device이다. NMOS의 ID – VDC 특성에서 VG가 threshold voltage Vth보다 크다면, n-channel이 형성되어 드레인과 소스 사이에 전류가 흐를 수 있다. 이때 VDS에 따라 MOS의 동작 영역이 triode region과 saturation regio...2025.01.13
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JFET와 증폭기 실험 예비레포트2025.11.181. JFET의 동작원리 및 특성 JFET(접합형 전계효과 트랜지스터)는 Gate, Source, Drain 3단자를 가진 전압제어 소자로, 한 가지 형태의 Carrier에 의해 동작한다. N채널 JFET의 경우 Channel은 N형 반도체이고 양쪽에 P형 반도체인 Gate가 반도체 접합을 이룬다. Gate에 역바이어스를 인가하면 게이트 폭이 넓어지고 채널 폭이 줄어들어 드레인 전류를 제어할 수 있다. 역바이어스가 충분히 크면 채널이 없어져 드레인 전류가 흐르지 않는다. BJT와 달리 JFET은 게이트 전류가 흐르지 않아 높은 입력...2025.11.18
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JFET 특성 및 바이어스 회로 실험2025.11.161. JFET 포화전류 및 핀치오프 전압 JFET의 기본 특성을 측정하는 실험으로, 포화전류(IDSS)는 9mA, 핀치오프 전압(VP)은 -4V로 측정되었다. VGS가 -3.5V 이상일 때 핀치오프 상태가 발생하며, 이 상태에서는 드레인 전류(ID)가 0에 가까워진다. 핀치오프는 게이트-소스 간 역방향 바이어스가 증가하면서 채널이 차단되는 현상이다. 2. JFET 전달특성 및 출력특성 VGS 값의 변화에 따른 ID의 변화를 측정한 전달특성과 VDS 변화에 따른 ID의 변화를 측정한 출력특성을 분석했다. VGS=0V일 때 ID는 최대...2025.11.16
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MOSFET 기본 특성 및 MOSFET 바이어스 회로 실험 결과 보고서2025.01.291. MOSFET 기본 특성 실험 9에서 NMOS의 문턱 전압이 양수이고 PMOS의 문턱 전압이 음수인 이유를 설명하였습니다. NMOS는 소스와 드레인을 n-type을 사용하고 전류를 흐르게 하는 carrier가 전자이므로 채널에 전류가 흐르려면 문턱 전압이 양수여야 합니다. PMOS에서는 소스와 드레인을 p-type을 사용하고 전류를 흐르게 하는 carrier가 hole이므로 채널에 전류가 흐르려면 NMOS의 역전압이 걸려야 하므로 PMOS의 문턱 전압은 음수여야 합니다. 따라서 NMOS를 낮은 전압 쪽에, PMOS를 높은 전압 ...2025.01.29
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MOSFET 바이어스 회로 실험 결과 보고서2025.01.021. MOSFET 바이어스 회로 이 실험 보고서는 MOSFET 바이어스 회로에 대한 내용을 다루고 있습니다. 실험을 통해 게이트 바이어스 회로와 리미팅 회로의 전류 측정 결과를 확인하였으며, PSpice 시뮬레이션 결과와 실험 결과 간의 차이에 대해 고찰하였습니다. 실험 과정에서 발생할 수 있는 오차 요인들, 예를 들어 브레드보드, 도선, MOSFET, 저항 등의 내부 저항 특성으로 인한 차이가 실험 결과와 시뮬레이션 결과의 차이를 발생시킨 것으로 분석되었습니다. 1. MOSFET 바이어스 회로 MOSFET(Metal-Oxide-S...2025.01.02
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MOSFET CS Amplifier 실험 보고서2025.11.181. MOSFET CS Amplifier 회로 MOSFET을 이용한 Common Source 증폭기는 Saturation mode에서 동작하며, 드레인 전류가 게이트 전압에 의해 제어된다. CS Amplifier의 AC 등가회로에서 출력 전압은 v_o = -g_m v_gs(r_o||R_D)로 표현되며, 전압이득은 A_V = -g_m(r_o||R_D)(R_i/(R_i+R_Si))이다. 주파수가 증가할수록 커패시터의 임피던스가 감소하여 전압이득이 이론값에 가까워진다. 2. MOSFET 바이어스 및 동작 원리 MOSFET은 드레인 전류가...2025.11.18
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물리전자2 과제5: 전계효과트랜지스터 특성 분석2025.11.181. 로드라인(Load Line)과 트랜지스터 동작 로드라인은 외부 인가 전압에 대한 출력 전류값을 예측하기 위해 필요하다. E = iDR + vD 방정식과 트랜지스터의 I-V 특성곡선의 교점이 정상상태의 전류와 전압값이 된다. VG 변화에 따라 iD와 vD가 변하며, VG 증가 시 정상상태 전류는 증가하고 전압은 감소한다. 이러한 변화는 증폭계수(VD/VG 비율)로 정량화된다. 2. JFET(접합형 전계효과트랜지스터) 제어 및 핀치오프 JFET는 S, G, D 단자의 바이어싱으로 제어된다. G 단자에 양의 바이어스를 인가하면 채널...2025.11.18
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물리전자2 과제5: 트랜지스터 Load Line 및 FET 특성2025.11.181. Load Line과 트랜지스터 동작점 Load line은 외부 인가 전압에 따른 출력 전류를 예측하기 위해 필요하다. E = iDR+vD 식의 그래프와 트랜지스터의 I-V 특성곡선을 같은 그래프에 그려 교점을 찾으면 정상상태의 전류와 전압값을 얻을 수 있다. VG 값의 변화에 따라 iD와 vD가 달라지며, VG 증가 시 전류는 증가하고 전압은 감소하여 트랜지스터가 ON되고, VG 감소 시 전류는 감소하여 OFF된다. 2. JFET의 동작 원리 및 Pinch-off JFET는 G 터미널의 바이어스로 제어된다. G에 양의 바이어스...2025.11.18
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JFET의 특성 실험2025.05.111. JFET의 동작 원리 JFET 소자는 게이트와 소스 사이의 역방향 바이어스 전압의 크기에 의해 드레인 전류를 제어함으로써 드레인단에 증폭된 전압을 얻는 전압제어형 소자이다. 이 게이트 전압을 변화시킴으로써 채널의 폭이 변화하고 그에 따라 전류가 변화하게 된다. 2. JFET의 드레인 특성곡선 실험 결과 V_DS가 3.0V~6.0V사이에서는 I_D가 거의 변하지 않는 것으로 보아, 일정 전류원을 가지는 영역이라고 볼 수 있고, 이러한 점의 전압을 핀치오프 전압이라고 한다. 따라서 핀치오프 전압은 약 3.0V라고 할 수 있다. 3...2025.05.11
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[전자공학응용실험]실험9 MOSFET 기본특성, 실험10 MOSFET 바이어스 회로_예비레포트(A+)2025.04.291. MOSFET 동작 원리 MOSFET은 Metal Oxide Semiconductor Field Effect Transistor의 약자로, 구조는 금속-산화막-반도체로 이루어져 있다. NMOS는 바디가 p형 기판, 소스와 드레인이 n+로 도핑된 구조이고, PMOS는 바디가 n형 기판, 소스와 드레인이 p+로 도핑된 구조이다. 게이트에 전압이 인가되면 채널이 형성되어 소스에서 드레인으로 전류가 흐르게 된다. MOSFET은 차단 영역, 트라이오드 영역, 포화 영역의 세 가지 동작 영역을 가지며, 각 영역에서의 단자 전압과 전류 관계...2025.04.29
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