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Thevenin 등가회로 설계 / 전기회로설계실습 예비보고서 중앙대 42025.05.021. Thevenin 등가회로 설계 이 보고서는 Thevenin 등가회로를 설계, 제작, 측정하여 원본 회로 및 이론값과 비교하는 실험에 대한 것입니다. 보고서에는 KVL을 적용하여 각 전류 I1, I2, I3를 계산하고, Thevenin 등가회로의 Vth와 Rth를 구하는 과정이 자세히 설명되어 있습니다. 또한 실험 방법과 측정 결과에 대해서도 기술되어 있습니다. 1. Thevenin 등가회로 설계 Thevenin 등가회로 설계는 전기 회로 분석에 있어 매우 중요한 개념입니다. Thevenin 등가회로는 복잡한 회로를 간단한 등가...2025.05.02
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홍익대학교 전자회로(2) 최종 프로젝트 보고서2025.04.261. 2-stage OP-Amp 설계 2-stage OP-Amp 회로를 설계하였으며, 모든 트랜지스터가 Saturation 영역에서 동작하도록 하였다. 또한 OP-Amp의 Small-Signal Gain이 50dB 이상, Gain*Bandwidth가 100MHz 이상, Phase Margin이 45도 이상이 되도록 설계하였다. 이를 위해 각 트랜지스터의 크기와 바이어스 전류를 조절하였으며, Compensation Capacitor를 추가하여 Phase Margin을 확보하였다. 2. Unity-gain Buffer 설계 Unity-...2025.04.26
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부산대 555timer 2 결과 보고서2025.01.031. 555 타이머 회로 이 보고서는 555 타이머 IC를 이용하여 monostable, bistable, astable 회로를 제작하고 그 동작 원리를 설명하고 있습니다. 555 타이머의 내부 구조와 작동 모드에 대해 자세히 설명하고 있으며, 실험을 통해 측정한 값과 이론값을 비교하여 분석하고 있습니다. 또한 메트로놈 회로 구현 실험도 포함되어 있습니다. 1. 555 타이머 회로 555 타이머 회로는 전자 공학에서 매우 중요한 기본 회로 중 하나입니다. 이 회로는 다양한 응용 분야에서 널리 사용되며, 타이밍 제어, 펄스 생성, 릴...2025.01.03
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전자회로실험 과탑 A+ 결과 보고서 (실험 2 정류회로)2025.01.291. 반파 정류 회로 반파 정류 회로는 입력 교류 신호의 양의 반주기만을 이용하여 직류 성분을 출력으로 변환한다. 입력 전압 V_s의 양의 반주기 동안 다이오드 D_1이 forward biased되어 전류가 흐르고, 출력 전압 V_o가 생성된다. 반면 V_s가 음의 반주기일 때 다이오드는 reverse biased 상태가 되어 전류가 흐르지 않고 출력은 0이 된다. 2. 피크 정류 회로 피크 정류 회로는 입력 신호의 피크 값을 저장해 출력한다. 입력 전압 V_s의 양의 반주기 동안 다이오드 D_1이 forward biased되어 커...2025.01.29
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[A+]중앙대학교 마이크로프로세서 응용회로설계실습 clcd 실습 결과보고서2025.05.051. 마이크로프로세서 응용회로 설계 실습 마이크로프로세서응용회로설계실습 7주차 결과보고서입니다. 'Hello'라는 문자열을 커서 증가/감소 모드로 입력했을 때 CLCD에 나타나는 모습, 문자열에서 NUL 값을 제외하는 방법, CLCD의 Function Set 기능 사용 시 DL, N, F 값 설정 이유, 입력 숫자에 따른 문자열 이동 동작 구현, 조원들의 학번과 이니셜 출력 등의 내용이 포함되어 있습니다. 1. 마이크로프로세서 응용회로 설계 실습 마이크로프로세서 응용회로 설계 실습은 전자공학 분야에서 매우 중요한 부분입니다. 마이크...2025.05.05
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홍익대_디지털논리회로실험_1주차 예비보고서_A+(분반 보고서점수 1등)2025.01.151. AND 게이트 AND 게이트의 경우 두 개의 input이 모두 1이여야 output도 1이 되기 때문에 4번째 경우를 제외하곤 X가 모두 0이다. 네번째의 경우에만 X가 1이다. 2. OR 게이트 OR 게이트의 경우 2개의 input 중 한 개만 1이여도 output이 1이기 때문에 첫번째의 경우를 제외하곤 X가 모두 1이다. Input이 모두 0인 첫번째 경우만 output이 0이다. 3. NOT 게이트 NOT 게이트의 경우 output은 input의 반대값이다. 예로 들어 input이 0이라면 output은 1, input...2025.01.15
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중앙대학교 전자회로설계실습 결과보고서 3 - Voltage Regulator 설계2025.01.241. 전자회로 설계 이 보고서는 중앙대학교에서 진행된 전자회로 설계 실습 결과를 다루고 있습니다. 주요 내용은 브리지 방식 정류회로 설계, 정류 현상 관찰, 다이오드와 커패시터 특성 이해, Voltage Regulator를 통한 AC-DC 변환 및 정전압 유지 등입니다. 실험 과정에서 발생한 오차 요인 분석과 개선 방안도 제시되어 있습니다. 2. 브리지 정류회로 보고서에서는 4개의 다이오드를 사용하는 브리지 방식 정류회로를 설계하고 제작하였습니다. 정류회로 양단의 전압차를 측정하여 실제 사용된 변압기의 비율이 1:1.27임을 확인하...2025.01.24
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한양대 Register2025.05.041. D Flip-Flop D Flip-Flop은 SR FF에 Not gate를 추가한 것으로, (0,1)과 (1,0) 값만 사용하고 싶을 때 input 낭비 없이 사용할 수 있다. D에 0이 입력되면 Q에는 1이 출력되고 Q'에는 0이 출력된다. 반대로, 1이 입력되면 Q에는 0이 출력되고 Q'에는 1이 출력된다. D FF의 timing diagram은 T FF의 timing diagram과 큰 차이가 있다. 다른 FF는 모두 positive edge로 clock이 0에서 1로 바뀌는 시점에 작동하지만, T FF은 negative...2025.05.04
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Op Amp의 특성측정 방법 및 Integrator 설계2025.05.011. Offset Voltage Offset Voltage는 이상적인 Op Amp에서는 0V이지만 실제 Op Amp에서는 내부적으로 Offset Voltage가 존재하여 출력 전압이 0V가 되지 않는다. Offset Voltage를 측정하는 방법으로는 이상적인 Op Amp를 사용하여 Inverting Amplifier를 설계하고 출력 전압을 측정하는 방법이 있지만, 실제 Op Amp의 Open Loop Gain이 유한하기 때문에 이 방법으로는 정확한 Offset Voltage를 측정할 수 없다. 대신 Op Amp의 두 입력단자를 접...2025.05.01
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실험 23_연산 증폭기 응용 회로 1 예비보고서2025.04.281. 비반전 증폭기 비반전 증폭기는 연산 증폭기의 전압 이득이 무한대라고 가정하면 가상 단락의 개념을 이용하여 입력 전압이 출력 전압과 같다는 것을 보여준다. 하지만 실제 연산 증폭기의 전압 이득이 무한대가 아닌 A_0의 값일 경우 전체 전압 이득은 식 (23.2)와 같이 표현할 수 있다. A_0가 크면 클수록 이상적인 값으로부터의 오차가 줄어든다. 2. 반전 증폭기 반전 증폭기는 연산 증폭기의 전압 이득이 A_0의 값일 경우 전체 전압 이득은 식 (23.2)와 같이 표현할 수 있다. 역시 A_0가 크면 클수록 이상적인 값으로부터의...2025.04.28
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