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디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 22025.05.161. JK Flip-Flop 실험 JK 플립플롭에서 입력 J와 K가 모두 1일 때, 출력 Q와 Q'의 논리 레벨이 바뀌는 토글(Toggle)이 잘 일어난 모습이다. 논리레벨이 0일 때 완전 0이 아닌 0.15V 수준의 0에 매우 비슷한 값이 나왔으며, 논리레벨이 1일 때는 완전 5V가 아닌, 4.5V 수준의 5V에 매우 비슷한 값이 나왔다. 2. D Flip-Flop 실험 D 플립플롭은 이론상, D = 1일 때 Q = 1이 되고, D = 0 이면 Q = 0 이 된다. 그러므로 결과적으로 입력 D와 출력 Q는 항상 같다는 성질을 가지...2025.05.16
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디지털집적회로 D Flip-Flop 설계도 및 시뮬레이션 결과2025.04.281. Rising-edge triggered D-Flip Flop Rising-edge triggered D-Flip Flop의 기능을 설명하고 있습니다. 입력 파라미터와 트랜지스터 크기를 제공하고 있으며, D-FF의 기능을 시뮬레이션한 결과를 보여주고 있습니다. 또한 D-FF의 최소 setup time 요구사항을 분석하고 있습니다. 1. Rising-edge triggered D-Flip Flop The rising-edge triggered D-Flip Flop is a fundamental digital logic circui...2025.04.28
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디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 12025.05.161. D 플립플롭 D 플립플롭은 1개의 입력(D)과 2개의 출력(Q, Q') 및 CK를 가지고 있다. 입력 D와 출력 Q는 항상 같으며, 이는 데이터를 기록하는 것과 같아서 D 플립플롭이라는 이름이 붙었다. D 플립플롭 IC 패키지의 특징은 입력이 두 번째, 출력이 다섯 번째와 여섯 번째에 있다. 2. JK 플립플롭 JK 플립플롭은 입력 J와 K가 모두 1일 때, 출력 Q와 Q'의 논리 레벨이 바뀌는 토글(Toggle)이 일어난다. JK 플립플롭 IC 패키지의 특징은 전원이 5번 핀, 그라운드가 13번 핀이다. 3. T 플립플롭 T...2025.05.16
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RS-Latch 및 D-Latch 실험 결과보고서2025.11.161. RS-Latch RS-Latch는 NOR gate 또는 NAND gate를 사용하여 구성되는 기본적인 메모리 소자입니다. NOR gate로 구성된 RS-Latch는 R(Reset)과 S(Set) 입력에 따라 출력 Q와 Q'의 상태가 결정되며, NAND gate로 구성된 경우 입력 논리가 반전됩니다. Enable 신호를 추가하면 특정 시간에만 입력을 받아들일 수 있습니다. 실험에서 진리표와 타이밍 다이어그램을 통해 각 입력 조합에 따른 출력 변화를 관찰했습니다. 2. D-Latch D-Latch는 NOR gate, AND gat...2025.11.16
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디지털집적회로설계 7주차 실습: MUX와 D-FF 구현2025.11.151. 2-to-1 MUX (멀티플렉서) 2-to-1 MUX는 게이트 레벨에서 2개의 AND 게이트, 1개의 NOT 게이트, 1개의 OR 게이트로 구성된다. 3개의 입력 신호(in0, in1, S)를 받아 선택 신호 S에 따라 in0 또는 in1을 출력으로 선택한다. 트랜지스터 레벨에서는 각 서브서킷(inverter, AND1, AND2, OR)으로 구현되며, OR은 NOR과 INVERTER의 조합으로 구현된다. 파형 분석을 통해 S=0일 때 in0이 출력되고 S=1일 때 in1이 출력됨을 확인할 수 있다. 2. D Flip-Flop...2025.11.15
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홍익대학교 디지털논리실험및설계 8주차 예비보고서 A+2025.05.041. Gated D Latch Gated D Latch의 경우 오직 하나의 입력 (D)과 EN 입력만을 가지고 있습니다. EN이 HIGH 일 때, D가 HIGH 면 Latch는 Set 상태이고 D가 LOW 이면 Latch는 Reset 상태입니다. 즉, EN이 HIGH인 경우 입력 D의 상태가 바로 Latch의 상태가 됩니다. 이때 EN이 LOW라면 입력 D에 어떤 값이 들어오든 Latch는 이전 상태를 그대로 유지하는 NC 상태가 됩니다. 2. D Flip-flop D Flip-flop의 경우 D 입력은 클록 펄스의 트리거 에지에서...2025.05.04
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홍익대 디지털논리실험및설계 8주차 예비보고서 A+2025.05.161. Gated D Latch Latch는 Enable의 레벨(0 또는 1)에 따라 1비트의 정보를 보관하고 유지할 수 있는 회로이다. Gated D Latch는 Gated S-R Latch와 유사하게 구성되어있으며, S와 R에 동시에 1이 입력되면 invalid가 되는 부분을 보완하기 위하여 입력을 D 하나만 받는다. D의 입력값을 그대로 Q로 출력한다. 2. D Flip-flop Flip-flop은 CLK의 움직임에 따라 1비트의 정보를 보관하고 유지할 수 있는 회로이다. CLK가 Active HIGH이면 0->1인 순간에 D값...2025.05.16
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[A+보장]한양대에리카A+맞은 레포트,논리회로설게및실험,Latches & Flip-Flops2025.01.151. Latches 래치는 가장 기본적인 기억장치 요소이며, 일반적으로 플립플롭은 래치로 만들어진다. 래치는 순차회로를 직접 구현하기 위한 복잡한 클로킹 방식에 사용되기도 한다. SR 래치와 D 래치에 대해 설명하고 있다. 2. Flip Flops 플립플롭은 래치와 동일한 논리 동작을 하지만, 출력의 변화 시점이 클록의 천이 순간에 동기된다. SR 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭 등 다양한 종류의 플립플롭에 대해 설명하고 있다. 3. SR Flip Flops SR 플립플롭은 입력 S와 R을 가지며, 클록 신호의...2025.01.15
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논리회로설계실험 9주차 counter설계2025.05.151. Ripple counter (D flip flop) Ripple counter의 기본 구조는 D flip flop을 이용하는 것이다. 출력 값 OUT[3:0]은 0000에서 시작하여 clk의 positive edge마다 2진수 1씩 증가하는 형태로 변화한다. 이를 통해 structural modeling으로 ripple counter를 구현할 수 있다. 2. Ripple counter (JK flip flop) JK flip flop을 이용한 ripple counter의 경우, 가장 왼쪽의 JK flip flop에서 OUT[0...2025.05.15
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고려대학교 디지털시스템실험 A+ 6주차 결과보고서2025.05.101. SR Latch SR Latch 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. SR Latch의 동작 원리와 특성을 이해할 수 있었습니다. 2. D Flip Flop D Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. D Flip Flop의 동작 원리와 특성을 이해할 수 있었습니다. 3. JK Flip Flop JK Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다....2025.05.10
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