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Shift Registers 실험 결과보고서2025.11.161. Serial Input-Parallel Output (SIPO) Shift Register SIPO shift register는 직렬 입력과 병렬 출력을 가진 레지스터로, TTL IC 7474 2개로 구성된다. 실험에서 Switch 1에 CL, Switch 2에 D, Switch 3에 CLK를 연결하여 동작을 관찰했다. Switch 2가 1일 때는 다이오드가 순차적으로 켜지고, 0일 때는 순차적으로 꺼진다. CLK 신호의 rising edge에서만 데이터가 이동하며, 함수 발생기로 생성한 5V와 0V의 사각파를 사용하여 정확한...2025.11.16
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JK flip-flop 동작 특성 실험 보고서2025.11.161. JK Flip-Flop의 기본 동작 JK flip-flop은 메모리 소자의 기본 구성 요소로, NOR gate(7402)를 사용하여 RS latch를 구성한다. CLK의 trailing edge에서 trigger되며, J와 K의 입력값에 따라 출력이 결정된다. J=0, K=0일 때는 출력값을 유지하고, J=0, K=1일 때는 리셋, J=1, K=0일 때는 셋, J=1, K=1일 때는 반전된 값이 번갈아 나타난다. 2. IC 7476 Single Chip JK Flip-Flop IC 7476에는 2개의 JK flip-flop이 ...2025.11.16
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디지털 논리실험 7주차 예비보고서2025.05.061. S-R Latch S-R Latch는 S와 R 입력에 따라 출력 값이 변화한다. S=1, R=0 또는 S=0, R=1이면 출력 값이 변화하고, S와 R이 모두 0이면 출력 값을 유지한다. S와 R이 모두 1일 때는 출력 값이 모두 0이 되어 Invalid 상태가 된다. 2. Pulse Detector와 CLK Pulse Detector는 CLK 신호가 내려가는 타이밍에만 가상의 enable 값이 1이 되어 J와 K 값을 읽는다. 이를 통해 CLK 신호의 순간적인 변화를 감지할 수 있다. 3. J-K Flip-flop J-K F...2025.05.06
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디지털 논리실험 10주차 예비보고서2025.05.061. 비동기식 카운터와 동기식 카운터 비동기식 카운터는 첫 번째 D Flip-flop의 CP입력에만 CLK 펄스가 입력되고 앞쪽에 있는 D Flip-flop의 출력 값이 뒤쪽에 있는 D Flip-flop의 CLK으로 들어간다. 반면 동기식 카운터는 모든 J-K Flip-flop이 하나의 CLK으로 연결 되어 있다. 두 카운터는 모두 CLK을 줄 때 마다 숫자를 카운트 하는데 실험은 4-bit 카운터이므로 0부터 15까지 순차적으로 나타낸다. 반면 하나의 펄스가 입력되면 모든 J-K Flip-flop이 동시에 작동하는 동기식 카운터와...2025.05.06
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홍익대 디지털논리실험및설계 7주차 예비보고서 A+2025.05.161. S-R Latch와 S'-R' Latch Latch는 1비트의 문자를 보관하고 유지할 수 있는 회로이다. S-R Latch는 NOR 게이트를 이용해 결선되고 S'-R' Latch는 NAND 게이트를 이용해 결선되므로 SR NOR Latch, SR NAND Latch 라고도 불린다. Set이 활성화되면 Q가 1, Q'가 0이 되고 Reset이 활성화되면 Q'가 1, Q가 0이 된다. 2. Pulse detector와 CLK Pulse detector는 Pulse의 변화를 감지하는 회로이다. 두 개의 동일한 입력 중 하나에만 인버...2025.05.16
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인하대 VLSI 설계 6주차 Flip-Flop2025.05.031. Latch Latch는 하나 이상의 비트들을 저장하기 위한 디지털 논리회로로, 데이터 입력 In, 클럭 입력 CLK, 출력 Q로 이루어진다. Latch의 종류에는 Negative Latch와 Positive Latch가 있으며, Negative Edge에서는 clk = 1일 때 Q가 기존의 값을 유지하고 clk = 0일 때 In의 값이 출력 Q로 나오며, Positive Edge에서는 clk = 1일 때 In의 값이 출력 Q로 나오고 clk = 0일 때 Q가 기존의 값을 유지한다. 2. Flip-Flop Flip-Flop은 2...2025.05.03
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홍익대 디지털논리실험및설계 10주차 예비보고서 A+2025.05.161. 비동기식 카운터와 동기식 카운터의 차이 비동기식 카운터는 맨 앞의 하나의 Flip-flop에만 CLK가 연결되어 있어 앞의 Flip-flop의 출력이 뒤에 오는 CLK로 작동하므로 회로는 간단하지만 delay가 크다. 동기식 카운터는 모든 Flip-flop에 CLK가 연결되어 있어 동기화가 잘 되지만 회로가 복잡하다. 2. Positive edge triggered D Flip-flop 회로 구현 Positive edge triggered D Flip-flop은 negative edge triggered D Flip-flop의...2025.05.16
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아날로그 및 디지털 회로 설계 실습 (결과) - 래치와 플립플롭2025.01.291. RS 래치 PSPICE를 사용하여 RS 래치 회로를 구현하고 동작을 확인했습니다. Clk=1일 때 S, R 입력에 따라 Q, Q'의 출력이 변화하는 것을 관찰했고, Clk=0일 때는 이전 Clk=1 상태가 유지되는 것을 확인했습니다. 실험 결과는 이론적인 동작과 일치했습니다. 2. RS 플립플롭 RS 래치 회로에 TTL 7400, 7404 소자를 추가하여 RS 플립플롭을 구현하려 했습니다. 하지만 전체 회로를 연결했을 때는 정상 동작하지 않았습니다. 다만 RS 래치 부분과 그 이전 회로 부분은 각각 정상 동작했기 때문에 회로 ...2025.01.29
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이진 계수기 실험 결과 분석 및 특성 연구2025.11.161. Count-Up Ripple Counter (상향 리플 계수기) TTL IC 7476 dual JK FF을 이용하여 구성한 비동기 계수기로, CLK 신호 입력에 따라 이진수가 0000에서 1111까지 순차적으로 증가한다. Master slave FF를 통과할수록 출력의 주기가 2배로 늘어나며, 오실로스코프 측정 결과 CLK와 L4 사이의 지연시간은 0.16μs로 나타났다. 계수기 작동 중 Switch를 0V로 하면 이전 상태를 유지한다. 2. Count-Down Ripple Counter (하향 리플 계수기) TTL IC 74...2025.11.16
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JK flip-flop 실험 결과 및 특성 분석2025.11.161. JK Flip-Flop의 기본 동작 원리 JK flip-flop은 J와 K 입력값에 따라 다양한 동작을 수행한다. J=0, K=0일 때는 이전 상태를 유지하고, J=0, K=1일 때는 0으로 리셋, J=1, K=0일 때는 1로 셋, J=1, K=1일 때는 토글(이전 상태와 반전)된다. 본 실험에서는 TTL IC 7402 NOR gate, TTL IC 7404 NOT gate, TTL IC 7410 3입력 AND gate를 사용하여 JK flip-flop을 구성하고 진리표를 완성시켰다. 2. Single Chip JK Flip-...2025.11.16
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