"Verilog-a"의 검색결과 입니다.

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논리 전전설3 FPGA 시립대 논리회로 디지털논리설계 7segment verilog 시계 verilog 엘리베이터 논리설계및실험

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"Verilog-a" 검색결과 1-20 / 430건

빠른 회로 시뮬레이션을 위한 멤리스터의 전류-전압 및과도 동작 콤팩트 Verilog-A 모델 (Compact Verilog-A Model of Current-Voltage and Transient Behaviors of Memristors for Fast Circuit Simulation)

한국전기전자학회 조승명, 오석진, 윤리나, 민경식

논문 | 7페이지 | 무료 | 등록일 2025.04.29 | 수정일 2025.05.15

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IoT 애플리케이션을 위한 AES 기반 보안 칩 설계 (A Design of an AES-based Security Chip for IoT Applications using Verilog HDL)

대한전기학회 박 현 근, 이광재

논문 | 6페이지 | 무료 | 등록일 2025.07.12 | 수정일 2025.07.19

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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서

Chapter 1. 실험 목적Verilog HDL을 통해 FPGA를 이용하여 Full adder와 D 플립플롭을 설계해본다.Chapter 2. 관련 이론ü Verilog HDL ... 과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능하다. ... - HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test

리포트 | 6페이지 | 2,500원 | 등록일 2023.02.28

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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서

Chapter 1. 실험 목적Verilog HDL을 통해 FPGA의 7 segment를 이용하여 Timer를 설계해본다.Chapter 2. 관련 이론ü Verilog HDL ... 과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능하다. ... - HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test

리포트 | 7페이지 | 2,500원 | 등록일 2023.02.28

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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 1 실험결과보고서

Chapter 1. 실험 목적Verilog HDL을 통해 FPGA를 이용하여 AND gate를 설계한 후 led동작을 확인해본다.Chapter 2. 관련 이론ü Verilog ... HDL과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, 구현 등의 용도로 사용가능 ... 하다.- HDL을 사용해 설계를 할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성한다.- 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험

리포트 | 4페이지 | 2,500원 | 등록일 2023.02.28

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verilog-스탑워치(stopwatch)A+자료 코드및 레포트

목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다. 내용 : start 신호를 입력하면 시간이 올라가고 stop 신호를 입력하면 시간이 멈추고 reset 신호 ... 를 입력하면 모든 숫자가 0으로 되도록 설계 한다. Simulation 결과 출력은 위의 3가지 신호와 10진 숫자 출력, 7-Segment 출력이 모두 보이도록 한다. Spec ... : 00 : 00 : 00 시 , 분, 초 각각 2자리 총 6자리가 표시되는 스톱워치 목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다. 내용 : start

리포트 | 6페이지 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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verilog-디지털시계(Digital watch)A+자료 코드및 레포트

목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계 ... - DCL (Digital Clock Logic) 설계 - TL (Timer Logic) 설계- AL (Alarm Logic) 설계- 7-Segment 출력 설계- 부가적인 기능 ... 점 3. TL 설계 20점 4. AL 설계 20점 5. 7-Segment 출력 10점 6. 부가적인 기능 Blink 동작 -5점 자동 시간 증가 -5점 비고: 반드시 확인

리포트 | 59페이지 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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verilog-계산기(calculator)A+자료 코드및 레포트

1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..

리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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전가산기 설계 보고서

: DIGCOM-A1.2, Quartus Prime 15.1전가산기의 진리표xyzCS0*************10111010001101101101011111? [3-5]진리표를 이용 ... : Verilog 설계 전에 진리표를 이용해서 논리 식을 유도하는 과정이 필요하므로, 설계에 필요한 시간이 오히려 늘어날 수 있다.?[3-8]동작 표현을 이용한 설계pin할당input ... 전가산기 설계보고서목적 : 전가산기를 Schematic과 Verilog(VDHL)로 다양하게 설계하는 방법에 대해 설명하고, 각각의 차이점과 장단점을 비교하기 위함이다.준비물

리포트 | 5페이지 | 2,000원 | 등록일 2020.11.20

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물리 정보 신경망 기반 멤리스터 잡음 모델링: 회로 시뮬레이터 응용 (Memristor Noise Modeling Based on Physics-Informed Neural Networks: Circuit Simulator Application)

한국반도체디스플레이기술학회 이종환, 김경민

논문 | 7페이지 | 무료 | 등록일 2025.04.28 | 수정일 2025.05.15

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SIMULINK를 이용한 Fractional-N 주파수합성기의 모델링 기법 (A SIMULINK Modeling for a Fractional-N Frequency Synthesizer)

대한전자공학회 김인정, 서우형, 안진오, 김대정

논문 | 7페이지 | 무료 | 등록일 2025.06.30 | 수정일 2025.07.05

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논리설계 및 실험 13 레포트 (베릴로그 HDL 4)

Chapter 1. 실험 목적- 클락 분주(Clock Divider)와 지금까지 배운 verilog 기초 지식들을 바탕으로 초시계를 만들어 보자Chapter 2. 관련 이론1 ... . 실험 내용 및 Verilog HDL 코드-> 4개의 코드를 위와 같이 구성할 것이다. (Top-module은 seg_test로 설정)① seg_dec 코드-> input 4bit ... , output 4bit-> 4bit 이진수 인풋에 따른 각 케이스가 7 segment에 어떻게 적용 되게 할 것인지 할당ex) 4’b0001 : seg_out_tmp

리포트 | 7페이지 | 2,000원 | 등록일 2025.01.20

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

웨어적인 저장소자를 의미하는 것은 아니다.(5) Verilog에서 for문, if문의 사용법에 대하여 조사하시오.a. for문- 한 문장 또는 문장 블록을 조건식에서 지정한 만큼 ... 하시오.a. a = (3 == 4)- 0(거짓)b. a = (3 !=4)- 1(참)c. a = (1 > 2)- 0(거짓)(7) In-Lab 실습 1~5 과제들을 Verilog ... Pre-reportBasic Gates in Verilog날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어의 기본 사용법을 익히고 디지털

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

Post-reportBasic Gates in Verilog실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어의 기본 사용법을 익히 ... . Verilog HDL: 미 Cadence사 제품, 유연한 문법- 1983년 Gateway Design Automation사에서 하드웨어 기술언어인 HiLo와 C언어의 특징을 기반 ... 으로 개발하였다.- 1991년 Cadence Design Systems가 Open Veriog Innternational(OVI)라는 조직을 구성하고 Verilog HDL을 공개했다.

리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-03 Basic Gates in Verilog작성일: 20.09.201. 실험목적Verilog HDL의 기본 사용법을 익히고 비트 단위 연산 ... file을 실행한다.8. Impact를 실행해 FPGA를 프로그래밍하고 동작 검증한다.1. Verilog HDL과 VHDL의 장단점을 조사하시오.VHDL은 Top-down(하향식 ... 이 상대적으로 쉬운 것이 나중에는 이유를 알기 힘든 까다로운 버그들을 더 많이 만들어 낼 수도 있다.2. 보조자료 Verilog-HDL 문법 pdf 자료를 읽으시오.3. verilog

리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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원핫 셀 형태의 다중 비트 값을 올바르게 적었는지 검증하기

000010001000100001110100001011011010111010000100111010110110110011101011100111112-2) 순차적 비교 (”Verilog” 이용)2비트 이상 다중 비트에 있어 동일 비트인 두 ... 부분이 잘못됐는지 빠른 판단이 힘들기에 첫 번째 방법 대비 잘못된 위치 찾기까지 소요 시간이 길다는 단점이 있다.2-3) “Verilog”에서 다른 데이터들을 서로 같게끔 하 ... 원핫 셀 형태의 다중 비트 값을올바르게 적었는지 검증하기단국대학교 융합반도체공학과2학년배진성1. 설계 목적- “XOR” 과 “XNOR”이 부울 연산의 결과에 대해 의미하는 바

리포트 | 11페이지 | 1,000원 | 등록일 2025.08.14

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논리회로및실험 레포트

논리회로및실험 예비레포트20000001 임0000000000학부목표: - AND,OR,XOR Gate를 이해하고 안다.Verilog HDL 문법을 이해한다.내용 :AND 게이트두 ... ] (두산백과)4) Verilog HDL 문법1. 기본적인 사항- 여백(white space) : 빈칸(space), 탭(tap), carriage return, line feeds 등 ... , z8진수 : 0~7, x, z10진수 : 0~9(x, z 사용 불가)16진수 : 0~9, a~f(A~F), x, z- 숫자에서 언더바(_)를 사용하여 읽기 쉽게 할 수 있

리포트 | 6페이지 | 1,000원 | 등록일 2024.07.14 | 수정일 2024.07.20

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Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트

Basic, FPGA- Verilog의 구조(1) 시작부분 module의 선언module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 모듈을 포함하는 계층적 구성을 할 ... 바(_): 가독성을 좋게 함. (2’b1100_0101)- Verilog 문법reg:절차형 할당문(always, initial)에 의해 값을 받는 객체이고, 신호를 저장하는 역할 ... Verilog Basic, FPGA시프트 레지스터 카운터예비레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. 관련 이론1) Verilog

리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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정보통신기초 설계

Edition 10.4a팀원 역할 분담 내역 : 온라인 실습4. 실험 결과실험 절차실험 1주어진 NAND게이트로 구성한 RS-FF의 logic diagram에 따라서 Verilog ... 1. 실험 제목 B-11 RS와 D 플립플롭2. 실험 목적주어진 NAND 게이트로 구성한 RS-F/F에 따라서 Verilog코드를 작성하고 이를 시뮬레이션하여 SR-F/F의 특성 ... 을 이해한다.주어진 D-F/F에 따라서 Verilog 코드를 작성하고 이를 시뮬레이션 하여 D-FF의 특성을 이해한다.3. 실험 준비장비 셋팅 : 개인 노트북, Verilog

리포트 | 6페이지 | 1,000원 | 등록일 2022.03.21

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논리회로설계실험 2주차 XNOR gate 설계

과 이러한 결과는 일치하고 따라서 Verilog를 통하여 구현하였던 Dataflow Modeling, Behavioral Modeling, Gate-Level Modeling 3가지 ... 1) Objective of the Experiment(실험 목적)이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드 ... 를 구현하는 3가지 방식인 Behavioral modeling, Gate-level modeling, Dataflow modeling을 이용하여 XNOR gate를 구현하는 것이

리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

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