"System Verilog"의 검색결과 입니다.

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"System Verilog" 검색결과 1-20 / 474건

디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

1. 실습목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. BCD카운터는 0에서 9까지 카운트 하므로 앞에서 설계한 UP-Down 카운터와 마..

리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

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디지털 시스템 설계 및 실습 인코더 설계 verilog

100000111xxxx10001001xxxxx1001011xxxxxx101101xxxxxxx111113. 우선순위 인코더의 블록도4. 우선순위 인코더의 Verilog 코드1

리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

에 입력을 전송할 때 나머지 출력은 그 전에 할당받은 값을 유지한다. 이것은 Verilog나 BHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이 ... 다. 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.2. 디멀티플렉서의 진리표S1S0Y0Y1Y2Y300I ... 000010I001000I011000i3. 디멀티플렉서의 블록도4. 디멀티플렉서의 Verilog 코드1) DMux.v : case 문 사용module DMux(i, S, y0, y1, y2

리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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디지털 시스템 설계 및 실습 리플가산기 설계 verilog

1. 실습목적Carry look ahead 가산기는 캐리의 전파 지연을 없앰으로써 리플 가산기보다 덧셈 결과가 빨리 나올 수 있게 한다. 이번 실습에서는 전파 지연이 없는 carry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교..

리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

1. 실습목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실슴에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.2. 코드1) m..

리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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디지털 시스템 설계 및 실습 패리티검사기 설계 verilog

1. 실습목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 ..

리포트 | 3페이지 | 1,500원 | 등록일 2020.11.02

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디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog

1. 실습목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때 마다 저장된 데이터를 1비트씩 이동시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비..

리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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디지털 시스템 설계 및 실습 n비트 가감산기 설계 verilog

1. 실습목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. 이 실습에서는 BCD로 입력되는 두 수를 더한 2..

리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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디지털 시스템 설계 및 실습 크기비교기 설계 verilog

2. 비교기 이론 내용 기술 2bit 비교기를 사용하여 4bit인 두 수 a, b를 입력값으로 주게 되면 이를 2bit씩 쪼개어 두 개의 2bit 비교기 회로에서 비교한다. 첫 번째 2bit 비교기에서 이에 따른 값으로 a>b 이면 Gt_O = 1, a=b 이면 Eq_..

리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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디지털 시스템 설계 및 실습 7-세그먼트 FND 디코더 설계 verilog

도4. 7-세그먼트 FND 디코더의 Verilog 코드1) fnd.vmodule fnd(clk,bcd,fnd_data, fnda, fndb, fndc, fndd, fnde

리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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두더지 잡기 verilog with BGM ( A+ 프로젝트 결과물, 논리회로실험, 디지털시스템실험 )

디지털 시스템 실험 ( 논리 설계 실험 ) 최종 프로젝트 과제입니다.두더지 잡기 게임이며, 게임 시작과 동시에 음악도 재생됩니다.A+ 받았으며 퀄리티 보장합니다.

리포트 | 1페이지 | 10,000원 | 등록일 2020.11.14 | 수정일 2020.11.19

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TicTacToe(빙고게임) systemverilog

리포트 | 3,000원 | 등록일 2016.11.16

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FPGA 실습 보고서 (Digital Systems Design Using Verilog)

ry in)의 입력을 받아 a,b,c_in을 더해 sum,c_out(carryout)의 출력을 내보내는 것이므로 입출력을 먼저 다음과 같이 지정한다.고찰Verilog를 사용 ... 한 디지털 논리회로의 작성은 c언어와 유사한 형식으로 작성된다. c언어에서는 변수 선언을 통해 함수의 입력 값을 결정한다면 verilog에서는 input ,output 값을 먼저 ... 선언함으로써 대체한다. Verilog의 편리한 점은 회로를 시각적으로 확인할 수 있고 testbench를 통하여 실제 입력값들을 디지털회로에 입력시켜보고 출력값을 확인할 수 있다는 점이다.

리포트 | 15페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

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FPGA 프로젝트 보고서 (MPU설계) (Digital Systems Design Using Verilog)

FPGA PROject 보고서microprocessor 소개본 microprocessor는 opcode 명령어를 읽어드리고, 해독하여 작업을 수행하는 fetch decode execute 동작을 구현하였으며, 정해진 명령에 따라 레지스터 연산, 산술 연산, 논리 연산등..

리포트 | 37페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

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디지털시스템설계 verilog HDL 1101을 무어머신과 밀리머신으로 설계하기

과목: 디지털 시스템 설계학번:이름:1)무어머신으로 설계하기. 2)밀리머신으로 설계하기.

리포트 | 2페이지 | 1,000원 | 등록일 2019.11.17

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FPGA 내용정리 (Digital Systems Design Using Verilog) (수기 작성 중요 내용 정리)

리포트 | 3페이지 | 1,000원 | 등록일 2020.03.12

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Verilog-디지털시스템설계

Verilog - 6bit Adder 설계1. Gate-level 방식2. Dataflow 방식1. Gate-level 방식 >> Half_adder1. Gate-level 방식 ... test bench2. Dataflow 방식 >> compile2. Dataflow 방식 >> SimulationReport< Verilog - 6bit_Adder 설계 >과 목 ... : 디지털시스템설계교 수 : 정진균 교수님일 자 : 2011년 9월 23일학 번 : 200711061이 름 :김성현

리포트 | 6페이지 | 1,500원 | 등록일 2012.03.28

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인하대학교 디지털시스템설계 (verilog) 32bit ALU 설계

1. 과제목적1. generate 구문의 사용법을 익힌다.2. ALU의 구조와 동작방식에 대해 알아본다.3. Hierarchical 구조 모델링을 익힌다8. 고찰처음 최상위 모듈을 작성할 때 Set값을 wire로 선언하지 않고 시뮬레이션을 실시하였다. 코드상 에러는 발..

리포트 | 12페이지 | 2,400원 | 등록일 2017.01.06 | 수정일 2018.03.24

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디지털 시스템 실험 FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해 결과보고서

디지털 시스템 설계 및 실험 결과 보고서작성자:실험조:실험일:실험제목: FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해실험목표: FPGA ... 와 Verilog가 무엇인지 이해한다.Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.module LAB01_INTRODUCTION(inp1, inp2, inp3

리포트 | 3페이지 | 1,000원 | 등록일 2016.04.08

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디지털시스템) Verilog를 이용한 Single cycle 구현

module top (clk,res,x);input clk,res,x;wire [31:0]instruction,Read_data1,Read_data2,ALU_result,ReadData;wire [31:0]Branch_result,Jump_address,add_out,..

리포트 | 2,000원 | 등록일 2013.06.09

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