"전전설 예비레포트"의 검색결과 입니다.

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전전설2 전전설1 전전설3 7주차

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"전전설 예비레포트" 검색결과 1-20 / 130건

시립대_전전설2_Velilog_예비리포트_7주차

Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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시립대 전전설2 Velilog 예비리포트 3주차

Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 교안 ... 목록실험 목적배경 이론실험 장비실험 전 과제AND GATENAND GATE실험 전 응용 과제 preview1bit Full Adder –Gate Primitive Modeling1

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 8주차

Verilog HDL 실습 8주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... Count With PIEZO1) 회로 코드, 핀 설정, 테스트 벤치2) 핀 번호 설정3) 시뮬레이션참고 문헌전전설 교안 ... 목록실험 목적배경 이론실험 전 과제7segmentDynamic 7 SegmentPIEZO 3옥타브 ‘도’음 내기PIEZO PIANO74LS193A countersCount With

리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 7주차

Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 코드 분석(2) 핀 설정5. Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안

리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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시립대_전전설2_Velilog_예비리포트_1주치

TTL gates Lab on BreadboardMajor전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 방법예상 결과참고 문헌1. 실험 목적- 각각의 TT..

리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 4주차

Verilog HDL 미습 4주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 목록실험 목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4 ... 과 하는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

* Breadboard* Function generator* Oscilloscope* Resistors* Capacitors * Inductor – 3.3 mH실험 설명 Breadboard에 실제 회로를 구성한 후 함수발생기를 통해 입력신호를 인가하고 오실로스코프를 통..

리포트 | 4페이지 | 5,000원 | 등록일 2022.03.21 | 수정일 2025.04.26

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서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-01 Design with TTL gates작성일: 20.09.061. 실험목적디지털 설계의 장점과 TTL gate의 특성을 이해하고 OR ... 다.따라서 필요한 저항 = (5V – 2V) / 0.01A = 300Ω 이다.- 1-bit 반가산기(half adder)와 전가산기(full adder)에 대하여 논리회로도 및 동작 ... 은 A와 B 둘 중 하나가 1이면 1이 나오므로 XOR Gate를 이용하고 Carry는 A, B 모두 1일 때만 1이 나오므로 AND Gate를 이용한다.전가산기는 입력 A와 B

리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-03 Basic Gates in Verilog작성일: 20.09.201. 실험목적Verilog HDL의 기본 사용법을 익히고 비트 단위 연산 ... 기에 전세계적인 설계정보 교환도 가능하다.Verilog 모듈의 형식은 아래와 같다.module은 module로 시작해서 endmodule 명령어로 끝난다. 명령어 및 선언은 항상

리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-02 Schematic Design with Logic Gates작성일: 20.09.131. 실험목적Xilinx ISE Design

리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-07 Sequential Logic 2작성일: 20.11.011. 실험목적Finite State Machine의 두 종류인 Moore ... 하는 timing을 예로 들어보자. 그 순간의 sync값은 한 클럭 전 clock이 falling할 때 sync값으로 in=0이 들어갔었으므로 sync값은 0이다. 따라서 falling

리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-08 Peripherals작성일: 20.11.081. 실험목적verilog HDL 언어를 사용해 7-segment, piezo 등 주변 장치 ... 를 만들었지만 synthesize에 실패했다. 더 분석해서 코드를 수정하여 결과레포트에 수정된 코드를 정리하겠다.4. 실험 예상 결과lab 8에서는 combo box의 주변장치 ... 로 single FND에 표시하도록 하는 모듈을 만들었다. 시뮬레이션 결과 정상 작동했다, segment와 piezo를 같이 출력하는 코드를 실습 2에서 만들었다, 전에 학습

리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-06 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-06 Sequential Logic 1작성일: 20.10.161. 실험목적Flip-flop, register, SIPO, counter 등

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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시립대 전전설1 1주차 예비레포트 - <1. DC 회로 계측>

전자전기컴퓨터설계실험1실험 제1주(2021. 3. 2)DC 회로 계측1. 개요 (Abstract)2. 서론 (Introduction)3. 예비보고서 (Preliminary)4 ... 한다.[2] 이론적 배경이상적인 DC power supply회로에서 전류와 전압을 공급해주는 장치를 전원공급기(Power supply)라 하고, 그 중에서도 직류를 발생시키는 전원공 ... 이다. 때문에 도선/소자를 브레드보드에 꽂을 때는 반드시 서로 다른 연결선끼리 이어지도록 꽂아야 한다.예비보고서 (Preliminary)[1-1] 아래에 있는 저항의 값을 구하시오

리포트 | 35페이지 | 2,000원 | 등록일 2021.11.06

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서울시립대 전자전기컴퓨터설계실험1 전전설1 9주차 예비레포트 예레 RC RL RLC A+

가. 실험의 목적 RC, RL, RLC 회로의 time response를 실험으로 구하고 이론과 비교한다. 나. 실험 이론a. RC time response RC 회로에서 최초에 capacitor에 전압이 없다고 하자. 직류 전압원을 연결한 t>0에는 캐패..

리포트 | 17페이지 | 2,000원 | 등록일 2021.04.13

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전전설1 전자전기컴퓨터설계실험1 서울시립대 8주차 예비레포트 예레 노턴 태보닌 A+

전자전기컴퓨터설계실험1예비레포트 Pre-lab report서론가. 실험의 목적태보닌 및 노턴 등가회로 분석법을 사용하여 회로를 분석한다.최대 전력 전달을 위한 RL의 값을 찾

리포트 | 9페이지 | 1,500원 | 등록일 2021.04.15

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 9주차 예비레포트+LTSpice회로 - Various Diode Applications

I.IntroductionI.1.Goals본 실험에서는 Diode의 여러 application – voltage regulator, limiter, clamper, doubler – 회로들의 동작을 측정하고 그 특성에 대해 알아보고자 한다.I.2.Purposes of ..

리포트 | 7페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.06

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 11주차 예비레포트+LTSpice회로 - CS Amplifier Characteristics

between Pre-lab report & experiment실험에 들어가기 앞서 이론적인 performance parameter 값의 예상 범위를 설정하고 실험 과정 중에 이 ... 를 점검할 수 있다. IV.2. The linkage between experiment & Post-lab report주파수를 변경시키며 회로의 magnitude response를 부분적으로 가늠해보고, R_D의 값을 변경함으로써 회로의 동작에 대한 직관을 학습한다.

리포트 | 5페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 16주차 예비레포트+LTSpice회로 - Amplifiers with a Feedback Circuit

I.IntroductionI.1.Goals다양한 소자 – MOSFET, Op Amp – 를 활용한 Amplifier에서 Feedback을 구현하고 여러 특성 – gain desensitivity, interference reduction – 에 대해 알아본다.I.2.P..

리포트 | 7페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.06

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 15주차 예비레포트+LTSpice회로 - BJT CB Amplifier & Emitter Follower

I.IntroductionI.1.Goals본 실험에서는 BJT 소자를 활용한 Common Base Amplifier(CB Amp)와 Emitter Follower(Common Collector Amplifier, CC Amp)의 특성을 알아보고 그 성능을 측정하고자 한..

리포트 | 5페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.06

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