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"디지털 논리회로 설계" 검색결과 1-20 / 2,366건

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    교육용 디지털 논리회로 시뮬레이터 설계 및 구현 (Design & Implementation of an Educational Digital Logic)
    한국컴퓨터교육학회 김은주, 류승필
    논문 | 14페이지 | 무료 | 등록일 2025.06.15 | 수정일 2025.06.17
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    디지털 논리회로2 설계과제
    디지털 논리회로2 설계과제 레포트*** 교수님*분반 전자전기공학부321***** ***목차알고리즘 분석 및 시스템 블록 설계ASMD Chart제어기 설계DataPath 설계 ... 알고리즘 분석 및 시스템 블록 설계Start = 0 이면 초기상태에서 정지, Start = 1 이면 시스템이 동작한다.피제수(Dividend)를 Z2 , 제수(Divisor)를 A ... 을 나머지, 최종 비교의 결과가 Z2에 업데이트되며 이것을 몫이라고 한다.ASMD Chart제어기 설계에서 [S_idle, S_1, S-2] 순서로 MUX1 = [0 , 1 , 0
    리포트 | 5페이지 | 2,500원 | 등록일 2021.11.17
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    디지털 회로 응용 - 조합논리 회로의 설계
    이진수가 3보다 작을 때는 출력이 1, 기타는 0이 되는 회로를 구성하시오.과제 3. 3비트의 이진수 입력에 대해 1을 더해서 출력하는 논리회로를 구성하시오. 단 111이 입력 ... 되면 000으로 표시하시오.과제 4. 3개의 입력 (A,B,C)과 2개의 출력(X,Y)을 가진 조합논리회로가 있다. 이 회로는 입력에 들어온 1의 개수를 2비트의 이진수로 표시한다. 예 ... 를 들면 ABC=101이면 XY=10이다. 상기 논리회로를 구성하시오.과제 5. 4비트 이진수 중 홀수는 통과하고 짝수는 반전시키는 논리회로를 구성하시오.
    리포트 | 6페이지 | 2,000원 | 등록일 2022.12.05
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    디지털논리회로 나눗셈기 설계 보고서
    을 구현하는 두 가지 기본 연산입니다.그리고, 각 뺄셈 후에 제수 (1 or 0을 곱한 값)는 피제수를 기준으로 오른쪽으로 1 비트 이동합니다. 회로 구현의 경우 제수를 오른쪽 ... 뺄셈에는 피제수 LSB > 제수 LSB이여야 한다는 것이 필요하다. 이것을 “오버플로 방지”라 부른다. 결국 우리는 위와 같은 가정들을 만족하면서 나눗셈기를 설계를 하여야한다 ... . 그러기 위해 결과적으로 다음과 같음을 보인다.나눗셈기 알고리즘에 맞게 설계하기위해서는 다음 그림2를 사용하여 다음과 같이 작업한다. 1. 피제수 제수를 각각 Z와 D 레지스터
    리포트 | 9페이지 | 2,500원 | 등록일 2023.05.18
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    논리설계 및 실험 2 레포트 (디지털 IC 개요, 조합논리회로)
    리포트 | 15페이지 | 2,000원 | 등록일 2025.01.20
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    아날로그및디지털회로설계실습 논리함수와게이트
    아날로그 및 디지털회로 설계실습예비 REPORT7. 논리함수와 게이트분 반교 수 명실험 날짜제출 날짜조학 번이 름요약 : 여러 종류의 게이트의 기능을 측정하여 실험적으로 이해 ... 의 회로도롤 설계한다.XNOR 진리표입력출력ABY001010100111NAND gateNOR gateXOR gateXNOR gate(B) AND 게이트와 OR 게이트 각각의 입출력 ... 시간 딜레이를 측정할 수 있는 방법에 대해 조사하고, 딜레이를 가장 정확하게 측정할 수 있는 방법의 실험 방법을 설계한다.입력신호가 가해지고 게이트의 종류에 따른 논리연산 결과
    리포트 | 5페이지 | 1,000원 | 등록일 2021.12.15
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    원전용 IC를 위한 CMOS 디지털 논리회로의 내방사선 모델 설계 및 누적방사선 손상 분석 (A Radiation-hardened Model Design of CMOS Digital Logic Circuit for Nuclear Power Plant IC and its Total Radiation Damage Analysis)
    대한전기학회 이민웅, 이남호, 김종열, 조성익
    논문 | 8페이지 | 무료 | 등록일 2025.05.22 | 수정일 2025.05.26
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    디지털 논리회로 실험 및 설계 4주차 예비보고서
    디지털 논리실험 및 설계 4주차 예비보고서실험 준비1.1 멀티플렉서와 부호기(encoder)의 차이를 설명하시오.부호기는 4개의 입력값 중에 1이 단 1개만 있어야하는 반면 ... 을 Address에 대해서 OUTPUT으로 출력해주는 Demultiplexer의 역할과 Address INPUT의 값을 decode해주는 Decoder의 회로가 완성된다.1.5 응용 ... 되어야 회로가 정상작동하기에 , I가 0일 경우에 S에 따른 번호의 출력값에서 입력값 이 출력 될 것이다., 일 경우엔 에, , 일 경우엔 에, , 일 경우엔 에, , 일 경우엔 에
    리포트 | 5페이지 | 2,000원 | 등록일 2023.01.31
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    아날로그및디지털회로설계실습 (예비)설계실습 7. 논리함수와 게이트 A+
    7-3-1 XNOR 게이트 설계 및 특성 분석(A) AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 기능을 갖는 회로도를 그리고, XNOR ... (Excllulsive NOR)의 진리표를 사용하여 AND, OR, NOT 게이트로 XNOR의 회로도를 설계한다.회로를 설계하고, 위상차를 주지 않았을 때 입력이 (0,0), (1,1)인
    리포트 | 6페이지 | 1,000원 | 등록일 2024.12.23
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    아날로그 및 디지털회로설계실습 10 조합논리 회로의 예 (7-segmentDecoder 회로 설계) 과제
    실습 10. 조합논리 회로의 예 (7-segment/Decoder 회로 설계) 과제7-segment LED의 특성을 확인하였을 때 Common Cathode type이라면, 7
    리포트 | 1페이지 | 1,000원 | 등록일 2021.09.02
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    디지털 논리 회로 설계 실험 최종프로젝트 레포트 A+ 타이밍게임(회로도있음)
    디지털 논리 회로 설계-타이밍게임_20180619000 교수님000 조교님금요일 2,3교시B000000 000-목차-(1) 설계 아이디어(2) 설계 방법(3) 전체 회로도(4 ... ) 평가1.설계 아이디어1)Stage 1상태에서 “CLK” switch를 누를 때 마다5개의 LED가 “1-2-3-4-5-4-3-2-1-2-3-4-5- ? (반복)”의 순서로 켜진다 ... .>> 7개의 LED로 설계도를 만들기 위해 10진 카운터(74190)를 사용한다. up/down 인풋을 이용해 1일 때 업 7일 때 다운을 걸어준다.(2) Nice Timing
    리포트 | 11페이지 | 2,000원 | 등록일 2021.07.09
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    아날로그 및 디지털회로설계실습 10 조합논리 회로의 예 (7-segmentDecoder 회로 설계) 예비 리포트
    설계실습 10. 조합논리 회로의 예(7-segmemt/Decoder 회로 설계)요약: 이번 보고서에서는 조합논리회로를 학습했다. 7-segment/Decoder 진리표를 완성 ... 했으며 진리표를 통해 Karnaugh과 간소화 된 형태의 불리언 식을 구했다. 그 후에 Decoder와 7-segment를 이용한 7-segment 구동 회로를 설계했다.서론: 7-s ... 을 구해 7-segment/Decoder회로를 설계하는 실험을 했다.실험결과:7-segment/Decoder 진리표아래 7-segment/Decoder 진리표를 작성한다.입력출력
    리포트 | 4페이지 | 1,000원 | 등록일 2021.09.02
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    A+ 아날로그및디지털회로설계 실습 예보_논리함수와 게이트
    리포트 | 4페이지 | 1,000원 | 등록일 2022.03.27
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    아날로그 및 디지털회로설계실습 9 부울대수 및 조합논리회로 과제
    4-bit Adder 회로 설계 과제1. 다음의 진리표를 보고 입력 x, y, z와 출력 f를 Karnaugh맵을 이용하여 간소화하여 부울 대수식으로 표현하시오.입력출력xyzF ... HC86 XOR gate의 Vcc와 GND가 몇 번 pin인지 쓰시오.Vcc는 14번 pin이고 GND는 7번 pin 이다.3. XOR gate를 이용한 Full Adder 회로를 Pspice를 사용하여 직접 설계하시오.
    리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02
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    아날로그 및 디지털 회로 설계 실습 결과보고서7 논리함수와 게이트
    아날로그 및 디지털 회로 설계 실습-실습 7 논리함수와 게이트-설계실습 내용 및 분석설계한 논리게이트 구현 및 동작Low(0) 값, High(1) 값, Vcc를 각각 0V, 5V ... 었다. 특히 이번 실습은 현재 배우고 있는 ASIC 설계 과정과 맞물려 그간의 Digital 회로의 가장 기본적인 게이트의 특성을 이해하는 데 많은 도움을 주었다. 또한, 이번 ... 을 하였으며 그 결과는 어떤가? 수치를 포함하여 요약한다. 설계실습계획에서 설계한 회로와 실제 구현한 회로의 차이점을 비교하고 이에 대한 이유를 서술한다. 설계실습이 잘되었다고 생각
    리포트 | 24페이지 | 2,000원 | 등록일 2023.09.05 | 수정일 2023.10.24
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    아날로그 및 디지털회로설계실습 7주차 논리함수와 게이트 과제
    아날로그 및 디지털 회로설계실습 과제7. 논리함수와 게이트NAND 게이트 소자만을 이용하여 XOR게이트의 등가회로를 구성하시오XOR 게이트의 진리표는 다음과 같 ... 하다.이에 따라 XOR 게이트를 NAND게이트만으로 표현한다면다음과 같다.42 인코더를 설계하시오인코더의 진리표는 다음과 같다.입력4입력3입력2입력1출력2출력100*************010100011이를 회로도로 나타내면다음과 같다.
    리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02
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    아날로그 및 디지털회로설계실습 9 부울대수 및 조합논리회로 예비 리포트
    설계실습 9. 부울대수 및 조합논리회로요약: 이번 보고서를 통해 부울대수 및 조합논리회로를 학습했다. 전가산기의 진리표를 작성하고 Karmaugh 맵을 통해 불리언식을 알아보 ... -NOR) 로직 회로를 설계한다.XOR gate를 이용하여 보다 간소화된 다단계 조합 논리회로를 설계한다.S의 식은 XOR gate로 표현하면 A⊕B⊕이고의 식은 XOR gate ... 은 n개의 1비트 가산기를 서로 연결해주는 것이다.위의 회로들을 이용하여 2Bit 가산기 회로를 설계하면결론: 이번 보고서를 통해 부울대수 및 조합논리회로를 학습했다. 전가산기
    리포트 | 4페이지 | 1,000원 | 등록일 2021.09.02
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    아날로그 및 디지털회로 설계 실습 실습7_논리함수와 게이트_예비보고서
    설계 실습7. 논리함수와 게이트7-1. 목적여러 종류의 게이트의 기능을 측정하여 실험적으로 이해한다.7-2. 준비물 및 유의사항부품스위치 : 2개AND gate 74HC08
    리포트 | 4페이지 | 1,000원 | 등록일 2024.08.27
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    아날로그 및 디지털회로 설계 실습 실습7_논리함수와 게이트_결과보고서
    NAND 게이트 등가회로를 구성하였다. AND 게이트와 OR 게이트의 딜레이 시간을 직접 측정하였다. NAND 게이트를 이용하여 논리게이트가 동작하는 최소 Vcc 전압을 구하 ... GeneratorOscilloscopePower Supply1. 서론논리회로는 모든 전자회로의 기초라고 할 수 있다. 따라서 논리게이트들을 조합하여 다른 논리게이트를 만들거나, 하나의 논리 ... 게이트로 다른 논리게이트들을 표현하는 설계능력과 리게이트의 동작 특성을 올바르게 이해하는 것이 매우 중요하다.2. 설계실습 결과2.1 설계한 논리게이트 구현 및 동작(A) Low
    리포트 | 9페이지 | 1,000원 | 등록일 2024.08.27
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    서강대학교 디지털논리회로실험 7주차 - Counter와 State Machine 설계
    적으로, 차례대로 출력하는 순차 논리회로로서, 보통 n개의 flip-flop을 연결하여 구성된다. 이 경우 n-bit binary counter라고도 한다.Counter는 크게 비동기 ... 1. 실험 목적비동기/동기 Counter의 구조와 동작원리를 이해한다. 그리고 Mealy/Moore State machine을 분석하고 설계할 수 있는 능력을 기르고, ISE ... 을 Clock 신호로 받게 된다. T FF, 혹은 D FF나 JK FF를 이용해 1의 입력이 들어올 때마다 FF의 출력이 바뀌도록 하고 비동기 counter를 설계한다면 FF
    리포트 | 32페이지 | 1,500원 | 등록일 2024.08.17
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2025년 09월 11일 목요일
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