"전자회로설계 1"의 검색결과 입니다.

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전자회로 전자회로설계실습 모듈형 요약 C 측정회로 설계 전전설1 반도체 공정 학사편입 전전설2 전전설3

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"전자회로설계 1" 검색결과 161-180 / 10,154건

중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (결과) 설계실습7-(common source amplifier 설계)

전압 값을 얻을 수 있는 회로를 설계하고 측정하였다. 출력전압의 크기는 pspice로 측정한 이론값은 1.51이었지만 실제 oscilloscope로 측정한 전압의 크기는 1.55이 ... 요약 이번 실험에서는 NMOS의 특성을 이해하고 Common Source Amplifier를 설계, 구현, 측정하는 실험을 하였다. 0.04의 작은 입력전압으로 1.5의 큰 출력 ... 는 100Hz보다 약간 큰 값과 50kHz보다 약간 작은 값을 가지고 Unit gain frequency는 1MHz보다 작은 값을 가진다.

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.16

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아주대 전자회로실험 설계 1. C 측정회로 설계 결과

설계 1. C 측정회로 설계1. 설계 회로삼각파형 발생기를 사용한 C 측정회로선정 이유앞에서 다루었던 회로 중 슈미트트리거와 적분회로를 함께 사용한 삼각파형 발생기를 사용 ... 적분기보다 안정적이기 때문에 선정하였다.이론위 회로는 앞의 전자회로 실험에서 사용하였던 삼각파 발생 회로이다. 이 회로에서 발진 주파수를 구하는 공식은f _{0} = {1 ... Hz1.04 uF오차율4%3. 고찰이번 설계 과제는 C값을 측정하는 회로를 설계하고 시뮬레이션과 직접 실험을 통해 C값을 정확히 측정해 낼 수 있는 회로를 설계하는 것이다. 이번

리포트 | 5페이지 | 2,500원 | 등록일 2013.12.05

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (예비) 설계실습10-(Cmos inverter, Tri-state 설계)

detectors, transmission gating, functional gating에서 유용하다. 이중 우리는 inverter circuit을 설계한다. 특징은 다음과 같다. 1. 모든 ... 3.1.1a) (이론부의 내용을 그대로 번역)MC14007UB 다용도 장치는 3개의 강화된 N-channel과 3개의 강화된 P-channel로 구성된다. 이 다양한 부분

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.16

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전자회로실험 설계1 함수발생기 설계보고서

) 주어진 규격을 만족하는 함수 발생기를 설계한다.2. 설계 이론1. 발진 조건증폭기와 달리 외부에서 인가된 신호 없이 회로 스스로 출력전압을 발생시키는 회로를 발진기 ... 설계보고서설계1. 함수 발생기20080653211조권태영1. 설계 목적(1) OP-AMP를 이용한 정현파 발진기의 동작 원리를 이해한다.(2) 윈 브리지 정현파 발진기의 발진주파 ... 하고 귀환회로의 귀환이득을 β(f)라 할 때, 다음과 같은 조건을 만족하면 회로가 발진한다. 『A(f)β(f)=1』증폭기의 이득과 귀환이득의 곱인 A(f)β(f)를 루프이득

리포트 | 4페이지 | 1,000원 | 등록일 2013.04.25

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[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 ... FPGA를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 Full Adder ... 와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① Verilog 문법, initial과 always, 배열과 대한 개념 및 예시② 1-bit Full Adder

리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

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[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 결과보고서

1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA ... 를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험 ... 제목Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① 1-bit Full Adder와 Half Adder의 심볼

리포트 | 6페이지 | 1,500원 | 등록일 2019.03.19 | 수정일 2019.03.29

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전자회로실험 전파정류회로의 리플을 1/2로 줄이는 회로 설계

설계보고서설계1. 전파정류회로의리플을 1/2로 줄이는 회로 설계20080653212조권태영위 그림은 전파 정류 회로의 대략적인 이론을 그림으로 나타낸 것입니다.리플의 크기는 전압 ... 전압이 변하는 원인은주파수 에 대하여 반비례 하기 때문입니다.따라서 원래 제 생각에는 리플이 1/2로 줄어들려면 C의 값이 2배가 되어야 하는 줄 알았지만, C를 원래 회로보다 약배 하였더니 위와 같은 그래프 파형이 나오게 되었습니다. ... 맥동율(전압의 최대치에서 최소치를 뺀 맥동폭을 평균전압으로나눈 백분율)로 표시하는 것이고,=가 전파 정류 회로에서의 리플 전압을 구하는 공식입니다.C를 크게 조정했을 때, 리플

리포트 | 1페이지 | 1,000원 | 등록일 2012.06.24

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전자회로2_설계 1_권익진_2012년 1학기

● Design problem그림에서 위의 3개 CMOS 회로의 전류는 각각 약 100uA, 아래의 2개 CMOS 회로의 전류는 각각 약 200uA인 회로를 설계하시오.1) 모든 ... 해주면 된다.은이므로이 되도록 L, W을 설정해주면 된다.● spice problem위에서 설계한 CMOS current Mirror 회로를 simulation을 통하여 확인하시오 ... 의 적당한 크기로 정하여 모든 MOS의 W/L을 설계하시오.→은이므로이 되도록 L, W을 설정해주면 된다.은이므로이 되도록 L, W을 설정해주면 된다.은이므로이 되도록 L, W을 설정

리포트 | 9페이지 | 4,000원 | 등록일 2012.09.09

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아주대 전자회로1 과제2 PSPICE를 이용한 전자회로 증폭기 설계 및 시뮬레이션2

과제 2. PSPICE를 이용한 전자회로 증폭기 설계 및 시뮬레이션2< ro 값이 1KOMEGA 일때의 Simulation >< ro 값이 10KOMEGA 일때

리포트 | 5페이지 | 1,000원 | 등록일 2014.10.04 | 수정일 2016.11.09

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[전자회로1] 공통 소스 증폭기의 설계

전자회로1 설계과제2공통 소스 증폭기의 설계Common Source Amplifier Design영남대학교 전자공학과이 경 구, 박 민 연Lee KyungGu, Park ... 어 NMOS의 특성에 들어가서 소자의 특성을 바꿈3. 이론적인 설계과정PSPICE로 설계한 회로도1) 제약조건(1) 사용할 소자 : nMOSFET(Model : Level1, TOX=9 ... ) PSPICE로 설계한 회로도2) 커플링 커패시터 없는 경우 (≒ 0)2) 커플링 커패시터 있을 경우 (≒ 10)5. 설계의 결과 및 결론이번 전자회로 Term Project는 FET

리포트 | 12페이지 | 1,500원 | 등록일 2012.05.22 | 수정일 2014.10.30

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[전자회로1] 공통 이미터 증폭기의 설계

전자회로1 설계과제1공통 이미터 증폭기의 설계Common Emitter Amplifier Design영남대학교 전자공학과이 경 구, 박 민 연Lee KyungGu, Park ... _{다.4. CAD 도구(OrCAD-SPICE)를 이용한 설계과정1) PSICE로 설계한 회로도130Hz->28.565db150kHz->28.648db2) 에미터 저항이 없는 경우 ... (R_{ce} ≒ 0Ω)3) 에미터 저항이 있는 경우 (Rce = 130Ω)130Hz->24.714db150kHz->25.594db5. 설계의 결과 및 결론이번 전자회로 Term

리포트 | 13페이지 | 2,000원 | 등록일 2012.05.22

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (결과) 설계실습4-(op amp의 특성측정방법 및 integrator 설계)

요약Op amp를 실제 설계에 이용함에 있어, 고려해야 하는 문제점과, 그 문제점을 어떻게 상쇄시켜 op amp에게 이상적인 작동 환경을 만들어줄 수 있는지를 알아봤 ... 를 구하는 잘못된 방법과 제대로 된 방법에 대해 실험했고, op amp 의 1,5번 핀에 충분히 큰 저항을 연결하는 방법으로 offset voltage를 상쇄시키는 방법에 대해 실습 ... 했습니다. Op amp의 slew rate에 대해 알아보고, 직접 측정했습니다. 다음은 op amp를 적분기로 설계할 때 offset voltage로 인해 조금씩 커패시터가 충전

리포트 | 7페이지 | 1,000원 | 등록일 2017.12.16

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (예비) 설계실습3-(inverting, non-inverting, summing amp 설계)

3.2.4a) 회로 이론에서 공부할때는 계산하기가 더 수월해서 inverting amp를 선호하였다. 하지만 실험에서는 Non-inverting증폭기를 더 선호하는데 입출력 전압

리포트 | 7페이지 | 1,000원 | 등록일 2017.12.16

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (예비) 설계실습13-(Push-Pull Amplifier)

(b) 실험에 비해 출력전압의 포화한계치가 현저히 낮아진 이유는 output short circuit에서 current의 최댓값이 40mA로 제한되기 때문이다. 그러므로 출력전압의 포화한계치는 4v정도로 제한된다.

리포트 | 8페이지 | 1,000원 | 등록일 2017.12.16

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (예비) 설계실습4-(op amp의 특성측정방법 및 integrator 설계)

3.1.3 5개의 단자(입력단자 2개, 출력단자 1개, Power supply 2개)외의 추가로 2개의 단자를 할당하여 offset voltage의 역할을 상쇄시킬수 있도록 하 ... 고 있다. 또 offset-nulling단자에 potentiometer를 사용하여 offset voltage의 역할을 상쇄시킬 수 있다. 실험에서는 1번과 5번핀이 offset ... -nulling단자에 해당하며 10K의 potentiometer을 사용해아 한다.3.1.4feedback 루트에 capacitor를 추가하여 서서히 상승, 하강하게 한다.

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.16

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (결과) 설계실습3-(inverting, non-inverting, summing amp 설계)

요약 : Inverting Amp와 Non-inverting Amp를 설계하고 저항에 따른 출력전압의 특성, 주파수에 따른 출력파형의 특성과 이득, 그리고 output ... 를 보이게 되어 Inverting 회로에서는 위상차가 반전되어 입력 값이 가장 높을 때 출력으로는 가장 낮은 전압이 출력되고 입력 값이 가장 낮을 때 출력 값은 가장 높은 파형을 갖 ... 게 된다. 그러나 Non-inverting 회로에서는 그러한 현상이 일어나지 않는다는 것을 실험을 통해 확인할 수 있다.

리포트 | 7페이지 | 1,000원 | 등록일 2017.12.16

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[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서

1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 ... 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목 ... 이론 및 회로② Seven-segment display의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.③ Seven-segment

리포트 | 3페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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서강대학교 전자회로1 설계과제 2 - MOSFET을 이용한 differential amplifier 설계

REPORT설계과제2과 목 명전자회로1학 과전자공학과성 명성 명1. 제목MOSFET을 이용한 differential amplifier 설계2. 목적MOSFET을 이용 ... 와 기준에 맞도록 회로가 구현되고 동작하는지 평가.- 설계된 회로에 대하여 simulation과 이론 분석을 비교하여 결과를 도출.* 완성된 회로(1) DC gain: 40dB이상(2 ... possible(4) 경제 요건- 구성 부품수를 최소화 하도록 설계(5) 안정성- 각 부품에 흐르는 순간 전류가 0.1A를 넘지 않도록 설계.(6) 신뢰성- VTO를 0.5~1V까지 변화

리포트 | 19페이지 | 1,000원 | 등록일 2014.11.29

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[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 예비보고서

1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 ... FPGA를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1 ... display에 대한 이론 및 회로② Seven-segment display의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.③ Seven-segment

리포트 | 6페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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중앙대 전자회로 설계 및 실습 3학년 1학기(성적인증) (결과) 설계실습8-(Mosfet current source와 source follower 설계)

최근 실험을 진행하면서 느끼는 부분이지만 전자회로 수업을 통해 배우는 내용이 실습으로 바로 연결되는 부분이 많은 것 같다. 특히 MOSFET을 사용하는 실습은 거의 이론 수업시간 ... 에 배운 내용 그대로를 직접 눈으로 확인하는 단계라서 서로 시너지 효과를 내는 것 같다. 저번 실험에서도 그렇고 이번 실험에서도 처음 어떻게 회로를 구성하느냐가 얼마만큼 실험 ... 을 신속히 진행하여 끝낼 수 있는 지를 결정하는 것 같다. 물론 잘 진행되던 실험이 난관에 봉착하여 더뎌지는 경우도 있지만 대부분은 제대로 된 회로 구성만 해낸다면 원하는 값

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.16

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