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전전설2 시립대 전전설1 전전설3 전전설3 RC
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"전전설결과레포트" 검색결과 61-80 / 542건

  • 자료 표지
    시립대 전전설2 [8주차 결과] 레포트
    전자전기컴퓨터설계실험 ⅡPost-report8주차: 7-segment, Piezo1. Introduction (실험에 대한 소개)가. Purpose of this Lab7세그먼트 ... File 실행 IMPACT 실행 -> 동작 확인2. Results of this Lab (실험 결과)첫번째 실험. 지난 실험 마지막 과제였던 4-bit counter의 출력 값 ... 가 나오는 것을 레포트에 담고싶었지만 그렇게 할 수 없어서 각 음에 따른 FND 설정을 하여 1 ->도 2->레 3->미 4->파 5->솔 6->라 7->시 8 ->도 순으로 소리
    리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29
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    시립대 전전설2 [9주차 결과] 레포트
    전자전기컴퓨터설계실험 ⅡPost-report9주차: Display Control1. Introduction (실험에 대한 소개)가. Purpose of this ... 컨트롤러를 제어하는 로직이 설계되어야 함.Text VFD Write Timing2. Supposed Data and Results of this Lab (예상 실험 결과)가. 실험 ... 결과)첫번째 실험. Text VFD에 학번과 이름을 출력하시오.HWANG JUN WON8'b00110010; // 28'b00110000; // 08'b00110001; // 18
    리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29
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    시립대 전전설2 [1주차 결과] 레포트
    . Essential Backgrounds (Required theory) for this LabFull adder전가산기는 반가산기와 더불어 컴퓨터 구조에 있어서 가장 중요한 요소 중 ... 하나이다. 전가산기는 쉽게 말해서 가수, 피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다. 반가산기와 다른 점이라면 여기서는 올림수가 있기 떄문에 더욱 ... 복잡한 출력값을 가질 수 있다는 점이다. 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다.Half adder피가수 및 가수 두 개
    리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29
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    서울시립대 전전설1 2주차 결과 레포트
    PostLab Report제 2주차개요와 계측기 1(전압전류원, DVM) 실험과목명전자전기컴퓨터설계실험1담당 교수담당 조교실험일실험조학번이름목차0. 초록 (Abstract) -- ... --------3다 - 실험의 가설(결과 예상) 및 근거 ---------------------------42. 실험 방법 (Materials & Methods) --------- ... --------------------4가 - 실험에 사용된 도구, 실험 절차 및 측정 방법--------------------------------43. 실험결과 (Results)
    리포트 | 14페이지 | 1,500원 | 등록일 2019.11.11
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  • 자료 표지
    [전자전기컴퓨터설계실험1] [전전설1] 계측기 1 (전압전류원, DVM) 결과 레포트
    계측기 1 (전압전류원, DVM)과 목 명전자전기컴퓨터설계실험 I학 과전자전기컴퓨터공학부학 번이 름실 험 일2016.3.10담 당 교 수담 당 조 교목차 TOC \o "1-3 ... onstant-voltage)로 동작.전원공급기 GPS-3303:전원 스위치 (좌측 하단), 출력 스위치 (좌측 상단)3개의 개별적 출력 제공 - CH1: 하단 중간의 4.5번째 단자 ... 에서 연결(3A 이상의 높은 전류가 요구될 때 사용)전원공급기 Agilent E3632A: Single-output dual range (0~15V/7A OR 0~30V/4A
    리포트 | 12페이지 | 1,500원 | 등록일 2019.11.16
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    [전자전기컴퓨터설계실험1] [전전설1] RC, RL, RLC 회로 결과레포트
    response 이론 위의 그림에서 초기조건 i(0) = 0A, Vc(0) = 0V로 인덕터와 캐패시터에 초기에 에너지가 충전되어 있지 않다고 가정한다. 직류전입원이 t = 0 ... , 4.7nF, 가변저항 5kΩ, 가변저항 1kΩIII. 실험 결과3.1 실험결과1. RC time response 실험그림에서 입력전압 V는 듀티비 50%의 0 ~ 1V의 값 ... 을 갖는 f = 20Hz의 구형파가 인가된 다. C = 2.2µF이고 R이 각각 1kΩ, 2kΩ, 3kΩ일 때의 3가지 경우에 대해 Pspice결과와 실험결과를 비교하라. 위에서 구한
    리포트 | 33페이지 | 2,500원 | 등록일 2019.11.16
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    [전자전기컴퓨터설계실험1] [전전설1] 노턴의 정리, 테브난의 정리 결과레포트
    PAGEREF _Toc450763139 \h 2 Hyperlink \l "_Toc450763140" III. 실험 결과 PAGEREF _Toc450763140 \h 2 ... Hyperlink \l "_Toc450763141" 3.1실험결과 PAGEREF _Toc450763141 \h 2 Hyperlink \l "_Toc450763142" 1.테브닌 정리 실험 ... \l "_Toc450763144" 3.최대 전력 전달 실험 PAGEREF _Toc450763144 \h 8 Hyperlink \l "_Toc450763145" IV. 결과분석
    리포트 | 13페이지 | 1,500원 | 등록일 2019.11.16
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  • 자료 표지
    [전자전기컴퓨터설계실험1] [전전설1] PSpice를 이용한 전기회로의 시뮬레이션 결과레포트
    447744902 \h 5 Hyperlink \l "_Toc447744903" III. 실험결과 PAGEREF _Toc447744903 \h 6 Hyperlink \l "_Toc ... 447744904" 3.1 실험결과 PAGEREF _Toc447744904 \h 6 Hyperlink \l "_Toc447744905" IV. 실험결과 분석 PAGEREF _Toc ... , Oscilloscope2.2 실험 부품저항, 캐패시터III. 실험결과3.1 실험결과Simple Voltage/Current Analysis다음 회로를 구성하여 v1,v2, i를 측정
    리포트 | 11페이지 | 1,500원 | 등록일 2019.11.16
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  • 자료 표지
    [전자전기컴퓨터설계실험1] [전전설1] 노드해석, 메쉬해석, 그리고 중첩의 원리 결과레포트
    448959548 \h 3 Hyperlink \l "_Toc448959549" III. 실험결과 PAGEREF _Toc448959549 \h 4 Hyperlink \l "_Toc ... 448959550" 3.1 실험결과 PAGEREF _Toc448959550 \h 4 Hyperlink \l "_Toc448959551" IV. 실험결과 분석 PAGEREF _Toc ... Analysis, Mesh Analysis 방법과 Superposition 방법을 사용하여 회로를 분석하고 그 실험 결과를 PSPICE로 분석한 결과와 비교한다.이론적 배경Nodal
    리포트 | 14페이지 | 1,500원 | 등록일 2019.11.16
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  • 자료 표지
    [전자전기컴퓨터설계실험1] [전전설1] 계측기 2 (오실로스코프, 함수발생기) 결과레포트
    )2.2 실험 부품저항 1k, 2k, 3k, 5k, 10k. BreadboardIII. 실험결과Oscilloscope의 Probe 보정을 실시한다.보정하기 전 Oscilloscope ... 를 초기 값으로 설정하고 자체교정을 진행한다.보정하기 전과 후의 파형을 관측하고 결과를 기록한다.프로브가 교정이 되어있던 상태였으므로, 자체교정을 진행하지 않았다.Function ... 446530325" 2.2 실험 부품 PAGEREF _Toc446530325 \h 5 Hyperlink \l "_Toc446530326" III. 실험결과 PAGEREF _Toc
    리포트 | 14페이지 | 1,500원 | 등록일 2019.11.16
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    서울시립대학교 전전설2 8주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Lab#08 Peripherals(7-segment and Piezo Control)담당 교수담당 조교실 험 일학 번이 름1 ... . Results of this Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3가. Results of Lab 1 ... 결과)(1) Results of Lab 04-bit up counter의 출력 값을 single FND 에 표시하시오.- 입력:Clock 1HzReset 버튼 0으로 초기화
    리포트 | 30페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.25
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  • 자료 표지
    서울시립대학교 전전설2 2주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Lab#2 Schematic Design with Logic Gates담당 교수담당 조교실 험 일학 번이 름1. Introduction ... Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11가. Results of Lab 1.‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11 ... )는 7ts of this Lab (실험 결과)가. Results of Lab 1.AND Gate 로직 설계- 진리표ABX000010100111- 실험 결과 (아래 사진은 진리표의 순서
    리포트 | 27페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16
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  • 자료 표지
    서울시립대학교 전전설2 6주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Lab#06 Sequential Logic 1(Flip-Flop, Register, SIPO, counter)담당 교수담당 조교실 험 ... 일학 번이 름1. Results of this Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3가. Results of Lab 1 ... ) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥용하여 실습하시오..4-bit data transferTest benchSimulation 결과Pin 연결- 실험결과1100 입력 (0000/0000 -> 1100/0000
    리포트 | 19페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16
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  • 자료 표지
    서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Lab#03 Introduction to Verilog HDL담당 교수담당 조교실 험 일학 번이 름1. Introduction (실험 ... 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 15가. Results of Lab 1.‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 15나. Results ... . HYPERLINK \l "주석2"[2]우선 wire과 reg의 차이를 보이기 전에 blocking과 non-blocking에 대해서 알아보자.첫 번째 경우는 수행이 blocking
    리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16
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  • 자료 표지
    서울시립대학교 전전설2 1주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    , es from this Lab이번 실험을 위해 예비레포트를 작성하며 조합 회로와 순차 회로의 차이를 조사하게 되었는데, 이번 전전설에서 수행하게 될 순차 회로를 대략적으로 이해 ... Post-Lab Report- Title: Lab#1 Design with TTL Gates담당 교수담당 조교실 험 일학 번이 름1. Introduction (실험에 대한 소개 ... 가. Materials(Equipments, Devices) of this Lab ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 103. Results of this Lab (실험 결과
    리포트 | 26페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15
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  • 자료 표지
    서울시립대학교 전전설2 9주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Term Project담당 교수담당 조교실 험 일학 번이 름1. Results of this Lab (실험 결과 ... of this Lab (실험 결과)(1) Results of Lab 1Text LCD에 학번과 이름을 출력하시오Main codeTest benchSimulation 결과Pin ... 연결- 실험결과2016440047 / Park Seung-Kyun(2) Results of Lab 2Text LCD에 학번과 이름을 출력하되 길거리 광고판처럼 글자가 왼쪽으로 한 칸
    리포트 | 27페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.11.08
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  • 자료 표지
    서울시립대학교 전전설2 7주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Lab#07 Sequential Logic 2(Finite State Machine)담당 교수담당 조교실 험 일학 번이 름1 ... . Results of this Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3가. Results of Lab 0 ... ) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 121. Results of this Lab (실험 결과)(1) Results of Lab 0- Button SW로부터 입력신호
    리포트 | 12페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16
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  • 자료 표지
    서울시립대학교 전전설2 5주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    Post-Lab Report- Title: Lab#05 Combinational Logic 2(Encoder/Decoder & Mux/Demux)담당 교수담당 조교실 험 일학 번 ... 이 름6. Results of this Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3가. Results of Lab 1 ... ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 286. Reference (참고문헌) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 281. Results of this Lab (실험 결과)가. Results of Lab 1
    리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.20
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    서울시립대학교 전전설2 4주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    instantiation과 결과가 동일하다.나. Results of Lab 2.- One-bit 전가산기를 다음의 두 가지 방법으로 각각 설계하시오.i) module instantiati ... 었다. Behavioral level modeling방식으로 구현을 하였는데, 이상 없이 결과가 나옴을 확인하였다.2) 실습 2실습 1의 연장으로 1-bit 전가산기를 위의 1 ... Post-Lab Report- Title: Lab#04 Combinational Logic 1(Arithmetic Logic and Comparator)담당 교수담당 조교실 험
    리포트 | 26페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16
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  • 자료 표지
    (완전 세세한 정리, 끝판왕) 시립대 전전설2, 3주차, Lab03, Introduction to Verilog HDL, 자세한 설명, 결과레포트
    전자전기컴퓨터공학부 설계 및 실험2Post Lab-03Introduction to Verilog HDL실 험 날 짜학 번이 름목차1. 실험 결과 ... 결과(1) Two-input AND 게이트① bit operators② Gate_Primitive③ Behavioral modeling1) Verilog HDL와 s ... 하여 Two-input AND 게이트를 설계하였다. AND게이트는 두 입력 모두 1일때만 1일 출력된다. 시뮬레이션 한 결과 모두 같은 값을 갖는 동일한 그래프의 결과를 확인할 수 있
    리포트 | 15페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24
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  • 프레시홍 - 추석
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2025년 09월 28일 일요일
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