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중앙대학교 common emitter amplifier 전자회로설계실습 피드백 증폭기 cs ce cc amplifier 기초 전자 실험 Skyler Hansen stan checketts vsim kenneth bronson 브이심 사비나
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"4D Simulation" 검색결과 541-560 / 1,322건

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    6주차 결과 전자전기컴퓨터설계실험3(2014.04.04.)
    이on ∴Vo=4.5V, 2)Vi D on ∴Vo=3.3V, 3)3.3V 1) Vi D on ∴Vo=-3.9V, 2)Vi>-3.9V -> D off ∴Vo=Vi, 오차: 0.52 ... Simulation 값Breadboard 회로구현Vin 인가Vdc 인가오실로스코프 출력파형-> 1) Vi>-3.9V -> D on ∴Vo=-3.9V, 2)Vi D off ∴Vo ... )   →    ∴ Vi>4.7V -> D on ∴Vo=4.7V, 2)Vi D on ∴Vo=-3.1V, 3)3.1V 1) R=1K, C=100uf -> RC=1K X 100uF=0.1s=100ms2
    리포트 | 18페이지 | 1,500원 | 등록일 2014.07.01 | 수정일 2020.08.21
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  • 자료 표지
    전가산기 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계
    통신회로 및 실습과제 [4] 전가산기 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계정보통신공학과 ... Syntax – Simulate Behavioral Model1. 소스작성-Synthesize – XST-Verilog Test Fixture-Behavioral Check ... Syntax – Simulate Behavioral Model1. 소스작성-Synthesize – XST-Verilog Test Fixture-Behavioral Check Syntax
    리포트 | 8페이지 | 3,000원 | 등록일 2014.07.11
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    사업계획서 작성(수립) 지침
    준 (’18 년 실적 ) Gap 당해 년도 분기별 목표 평가방법 산출방식 1Q 2Q 3Q 4Q D 75 미만 C 75 B 85 A 95 S 105 이상 최대 ’19 년도 비고 ... 수립 인원계획 투자계획 예산 ( 비용 ) 계획 경영 Simulation 사업계획 W/Shop 최종 수정 , 보완 , 조정 최고 경영진 보고 상품개발 예비 발의 9/17 일 ~9/20 ... 일 9 월 10 월 11 월 12 월 1W 2W 3W 4W 1W 2W 3W 4W 1W 2W 3W 4W 1W 2W 3W 4W 9/14 일 배포 상품개발 검토 9/21 일 ~10
    서식 | 26페이지 | 3,000원 | 등록일 2019.08.29
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    mosfet을 이용한 2단증폭기설계 레포트201211602
    , 소스전압V _{SS} =V _{GG} -V _{GS} =7.5V-3.345V=4.15V, 드레인 전류I _{D} = {V} over {R} = {4.15} over {100} =41 ... } R _{D} =30-41.5m TIMES 230=30-9.545=20.45V이 된다. 드레인-소스 전압V _{DS} =V _{D} -V _{S} =20.45-4.15=16.3V ... 과 같은 형태이다.I _{D} = {mu _{n} C _{ox}} over {2} {W} over {L} LEFT ( V _{GS} -V _{th} RIGHT ) ^{2} 채널 길
    리포트 | 10페이지 | 1,500원 | 등록일 2017.11.17
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    자동제어 크레인 설계보고서
    ······························································21-3. MATLAB Simulink를 이용한 Simulation 실시 ... ·······,IMAG : 운동에너지,D` : 손실에너지,U` : 위치에너지이며q_i`는 일반화좌표를 나타낸다.우선 Fig. 2에 표시한 것과 같이 크레인 구조물의 무게중심좌표를(x _{G ... . `````~(if``` theta _{1} < theta _{2} `)로 나타낼 수 있고 운동에너지는 식 (3), 손실에너지는 식 (4) 및 위치에너지는 식 (5)와 같이
    리포트 | 18페이지 | 2,500원 | 등록일 2015.07.15 | 수정일 2015.07.16
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    실험01 MOSFET 특성(예비)
    ][R _{D} =1.33K][R _{D} =1.78K][R _{D} =2.0K][R _{D} =4.0K][Simulation 결과 2]5. 기타사항1학기때 공부한 BJT와 비슷하지 ... 를 꾸미고, 입력과 출력 파형을 관찰하고 전압이득이 얼마인지 계산해 보라.3.바이어스 저항R _{D}가 1.78kΩ,2.0kΩ,4.0kΩ로 변경하였을 때, 부하선에 따른 동작점 ... 을 참조하여 MOSFET의 동작모드를 예측하고, 과정2를 통하여 MOSFET의 동작모드를 판별하라.4. PSpice 시뮬레이션[실험회로-1][실험회로-2][Simulation 결과 1
    리포트 | 4페이지 | 1,000원 | 등록일 2014.12.11
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    기계진동 설계과제 : 진동흡수장치 및 현가장치 설계
    onventional 1/4 car modelFigure.2 4-D.O.F. Half car model현가장치를 설계하기 이전에 현가장치의 기본 구조 및 개념에 대해 조사해보았다.서스펜션 ... ---------------------------------4. 5명의 탑승하였을 때 시뮬레이션, Simulation#7~15위와 동일한 과정을 수행하나, 사람이 운전자만 탑승 ... 기계진동 설계 Project3기계진동 설계 Project기계진동 흡수장치 : 현가장치설계1. 서론2. 승용차 시뮬레이션, Simulation #13. 승용차 시뮬레이션
    리포트 | 40페이지 | 4,000원 | 등록일 2015.03.17
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  • 자료 표지
    LPM ROM & RAM Design
    (A[3..0])출력(D[7..0])HEXA3A2A1A0D7D6D5D4D3D2D1D0000000000 ... 다.Step4. Compilation 및 Synthesis => => Coding 된 Verilog File이 제대로 작성되었는지 Compile 및 Synthesis를 해준다 ... 사용하지 않아도 무방하도록 설계한 Port이므로 Synthesis에서 크게 문제되지 않으며 Silmulation결과에 영향을 미치지 않는다.Step5. Simulation
    리포트 | 18페이지 | 2,000원 | 등록일 2013.05.27
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  • 자료 표지
    아주대 전자회로실험 설계 예비보고서 1. C측정회로설계
    할 것 같았다.7. Simulation 결과&분석`C _{1} =0.1 mu FSimulation값과 계산값들R _{1} =1k V _{p} -V _{D,on} =1.87V t _{3 ... } {ln(V _{p} -V _{D,on} )-ln(V _{out} )}}`````````=`5.24 mu F (오차 4.5%)시뮬레이션 value 값근사식 사용시뮬레이션비근사식 사용시뮬 ... 커패시터의 방전은 대략 입력주기의 반 동안 발생하므로 리플은 앞의 반파정류기의 대략적인 식의 반과 같다.V _{R} = {1} over {2} BULLET {V _{p} -2V _{D
    리포트 | 5페이지 | 1,500원 | 등록일 2015.10.06
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  • 자료 표지
    메트랩을 이용한 업다운 카운터 밀리모델
    Ⅰ. 과제의 정의 및 목표동기식(clock-mode) 4-비트 UP-Down Counter를 Mealy Model로 설계하고,Matlab Simulink Modeling으로 구현 ... 하여 Simulation 결과를 확인한다.Clock-mode Sequential Circuit의 일반 모델로 결과를 확인한다.Ⅱ. 과제의 필요성동기식 카운터의 장점은 n개로 구성 ... 하여 설계하도록 하였다- 설계 방법은 Design procedures를 사용하여 순차적인 논리 설계를 하였다- 동기식 4비트 업다운 카운터를 밀리모델로 설계 Matlab
    리포트 | 10페이지 | 1,000원 | 등록일 2016.11.25
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  • 자료 표지
    CAD 작업
    Mapping1 3D Mapping2 Textile DESIGN 3D Simulation10 년 뒤 자기 모습 연필 스프레이 크레파스 툴로 그리고 색칠 문자 툴로 ( 고정 / 수정 ... 소재로 생각하고 만들어보았습니다 .31. 3D SIMULATION 보호팬 결선잡기 입혀보기 배경 – 그라데이션 효과 3D 를 통해 옷을 입혀보았습니다{nameOfApplication} ... 가지 ( 실짜기 포함 ) 전통문양 1 전통문양 전통문양 2 꽃문양 1 꽃문양 2 후가공만들기 , 후가공 적용 페이즐리문양 방모효과 – 긁기 색분해 다색전개 스캔문양 수정 3D
    리포트 | 53페이지 | 3,000원 | 등록일 2015.11.24
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  • 자료 표지
    실험2 제07주 Lab05 Pre Mux & DMux & BCD
    시켜본 후, Prelab 결과인 Functional Simulation & Timing Simulation과 일치하는지 확인한다2) Procedure of Lab 2① 1-bit 4 ... Code를 작성하여 설계하였다. >< 설계한 1-bit 4 to 1 Multiplexer가 제대로 작동하는지 확인하기 위하여 다음과 같은Testbench를 작성하여 Simulation ... -bit 4:1 Mux3) Lab 3 of BCD to Excess-3 Code Convertor4. Summarize5. Reference1. Introduction1) Purpose
    리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17
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  • 자료 표지
    서강대학교 디지털논리회로실험 7주차결과
    equence detecting이 이루어진다.▲ Simulation result of 101, 110, 011 detector using D Flip-flops (Moore type ... 다110, 011 detector using D Flip-flops (Mealy type)▲ Simulation result of 101, 110, 011 detector ... Machine을 구분하고 각각의 특성을 이해한다.● 비동기 Counter의 동작을 분석한다.3. 실험 내용 및 결과분석① Flip-Flop Conversion● D Flip
    리포트 | 8페이지 | 2,000원 | 등록일 2014.01.02
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  • 자료 표지
    실험2 제10주 Lab08 Pre Counter & 7Segment & Piezo
    ) Procedure of Lab 23. Predata of this Lab1) Lab 1 of 4-bit Up Counter With 7 Segment2) Lab 2 of 7 ... Segment With Piezo4. Summarize5. Reference1. Introduction1) Purpose of this Lab4-bit Up/Down Counter를 제작 ... 하고 결과값을 FND와 FND ARRAY에 출력할 수 있다. 또한 Carry와 Burrow를 통해서 4-bit 이상의 수에 대한 Up/Down Count를 구별할 수 있다. 이어
    리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14
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  • 자료 표지
    [VerilogHDL]lpm_rom 하위모듈을 이용한 rom설계와 ram설계
    를 설계 할 수 있다.? 어드레스 입력이 4비트, 데이터 출력이 8비트인ROM 을 설계한다.lpm_romaddressqinclock십진수Input(A[3..0])Output(D[7..0 ... ])HEXA3A2A1A0D7D6D5D4D3D2D1D0000000000 ... (A), .inclock(clk), .q(D));defparam romdata.lpm_width = 8;defparam romdata.lpm_widthad = 4;defparam
    리포트 | 4페이지 | 1,000원 | 등록일 2013.05.25
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  • 자료 표지
    전전컴설계실험2-11주차 예비
    을 설정4. Implement Design을 실행5. Generate Programming File 을 수행하여 bit 파일을 생성한다.6. Simulation을 통해 실험 예상값 ... mode set : 데이터를 read하거나 write할 경우에 커서의 위치를 증가시킬 것인가(I/D=1) 감소 시킬 것인가(I/D=0)를 결정하며, 또 이때 화면을 시프트 할 것인지 ... (S=1) 아닌지(S=0)를 결정한다.-Display ON/OFF control : 화면 표시를 ON/OFF 하거나(D), 커서를 ON/OFF하거나(C), 커서를 깜박이게 할 것
    리포트 | 15페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
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  • 자료 표지
    [보고서1등] DC Motor 구동 및 DAQ (결과) [A+] 아주대 기계공학응용실험
    장 치 및 방 법/ 5결 과 및 토 의/ 25결 론/ 10합 계/ 60비 고아주대학교 기계공학부- 목 차 -1. 실험 목적2. 실험 이론3. 실험 장치4. 실험 방법5. 실험 결과 ... pole이 아니라 4pole이면 내부 둘레의 stator의 개수도 6개가 아닌 12개가 된다. 그렇게 되면 stator에 인가되는 전류의 상이 바뀔 때, 60도씩 움직이는 것이 아니 ... (붉은색)17번 (P0.1)모터 정지청색50번 (D GND)GND노랑색22번 (AO 0)모터의 속도제어 (0~5V)엔코더 ColorDAQ보드 포트 번호신호 설명붉은색14번 (+5V
    리포트 | 13페이지 | 3,900원 | 등록일 2019.09.05
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    전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습3 [결과레포트]
    Simulation 결과iMPACT 장비와 연결하기 위한 PIN설정 code는 아래 그림 16과 같다.그림 SEQ 그림 \* ARABIC 16 4bits Ripple Carry ... 를 이해하고 학습한다연산회로를 직접 설계하며 구동을 확인한다.반가산기, 전가산기, 4비트 가산기를 설계한다..학습한 내용을 응용하여 감산기를 설계한다.나. Essential ... Backgr4비트 가산기 : 앞의 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자.그림 SEQ 그림
    리포트 | 31페이지 | 1,000원 | 등록일 2017.10.19
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    [건축환경계획] Ecotect를 활용한 부하계산
    E COTECT- Ecotect ? - 특 징 - 주요기능 - Simulation - 부 하 ? L oad - 부하계산법 E cotect C ontentsL oad부 ... 한 이미지 및 3D 모델링 엔지니어를 위한 다양한 데이터 기타프로그램과의 연계주 요 기 능 1. Weather Solar Tool ( 기후분석 ) 2. Solar Analysis ( 일사 ... 분석 ) 3. Shadows Reflections ( 음영 분석 ) 4. Shading Design ( 차양 설계 분석 ) 5. Right-to-Light Analysis
    리포트 | 30페이지 | 2,500원 | 등록일 2014.03.31 | 수정일 2014.06.19
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    Final Project 전자전기컴퓨터설계 실험 3 (2014.05.30)
    , Duty cycle과 자유 구동 주파수는 2개의 외부 저항과 1개의 커패시터에 의해 제어된다.1.Gnd (접지단자) 2.Trigger 3.Output 4.Reset 5.Control ... #)173569139278554110922184435레(D)183773147294587117523494699레#(D#)203978156311622124524894978미(E ... -Timer Electronic Piano 회로Pspice 예상 회로실제 구현 회로Vcc 7V 인가Simulation 결과값 (도 음계)결과값 (도 음계)Simulation 결과값
    리포트 | 11페이지 | 1,500원 | 등록일 2014.07.01 | 수정일 2014.07.03
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2025년 08월 18일 월요일
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