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"verilog stopwatch" 검색결과 21-26 / 26건

  • 디지털시계와 stop watch
    **디지털 시계와 stopwatch 소스 **library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use ... IEEE.STD_LOGIC_UNSIGNED.ALL;entity digital_watch isPort ( clk : in std_logic;reset : in std_logic ... ;push1 : in std_logic;push2 : in std_logic;push3 : in std_logic;digit : out std_logic_vector(1 to 6);s
    리포트 | 11페이지 | 2,000원 | 등록일 2013.12.18
  • 디지털 공학 설계프로젝트 팀별 최종 발표 PPT
    : in std_logic_vector (1 downto 0); // mode1이 stopwatch모드 MODE2 : in std_logic_vector (1 downto 0); 일 ... 자리 SEG_M10[6~0] : 분 표시의 상위 자리 SEG_M1[6~0] : 분 표시의 하위 자리 SEG_S10[6~0] : 초 표시의 상위 자리 SEG_S1[6~0] : 초 표시 ... DECODER : 입력에 따라 7-Segment를 작동시킨다.*VHDL Codeentity TOP is port (CLK : in std_logic; SW1 : in std
    리포트 | 9페이지 | 1,000원 | 등록일 2010.10.23
  • FPGA를 이용한 디지털 시스템 설계(인하대) Traffic Light Controller 신호등 제어기 보고서
    를 상태 S0로 지정하였다. 여기서 국도에 차가 들어와 센서에 감지되면 X신호가 1로 활성화되어 상태가 S1으로 변한다. X신호가 계속해서 0이라면 처음 상태를 그대로 유지할 것이다.S ... 1에서 고속도로는 Yellow를, 국도는 Red를 출력하고 시간이 지나면 자동으로 S2로 변한다.S2에서는 고속도로에 Red를, 국도에 Green을 출력하고 국도에 차가 없어질 때 ... , 즉 X신호가 0이 될 때, 상태를 S3로 변화시킨다.S3에서 고속도로는 Red를, 국도는 Yellow를 출력하고 시간이 지나면 자동으로 S0로 변한다.따라서 위 상태머신
    리포트 | 9페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30
  • [Verilog 언어] 기본시계 소스코드입니다.
    1. 소 스module timer(Mili_Low, Mili_High,Sec_Low, Sec_High, Min_Low, Min_High, Hour_Low, Hour_High, CLK); output [3:0] Mili_Low, Mili_High, Sec_Low, Se..
    리포트 | 2페이지 | 2,500원 | 등록일 2009.01.14
  • [ASIC]stopwatch스탑워치HDL구현
    할 수 있도록 나누어 준다.디코더는 세그먼트들이 동작하게 한다.2-2 MODE_GEN(start/stop되도록..)START/STOP버튼을 누르면 한번 누르면 Start. 다시 누르
    리포트 | 5페이지 | 1,000원 | 등록일 2007.05.26
  • verilog hdl을 이용한 uart 설계
    Test~shortreal (vl verilog_logic real)))(_type (_external ~extstd.standard.integer (std standard ... trength strong0 strong1))(_model . UART_tb 6 -1))I 000045 55 6009 1103336277780 UART(_unit VERILOG 6 ... )))(_type (_external ~supply0 (vl verilog_logic supply0)))(_type (_external ~supply1 (vl verilog_logic s
    리포트 | 2,500원 | 등록일 2005.01.13
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