"중앙대학교 아날로그및디지털회로설계실습"의 검색결과 입니다.

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stopwatch 설계 pwm제어회로 중앙대학교 래치와 플립플롭 중앙대 7-segment 카운터

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"중앙대학교 아날로그및디지털회로설계실습" 검색결과 201-220 / 396건

2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비1 초전형(Pyroelectric) 적외선 센서

1.실습 목적초전형 적외선 센서, LED, Op-Amp의 원리를 이해하고, 센서가 인체의 움직임을 감지하였을 때 발생하는 전압의 변화를 검출할 수 있는 초전형 센서 회로를 설계 ... 한다.2.실습 준비물부품적외선 센서 RE200B 1개Op-Amp UA741CN 2개LED 1개커패시터 10nF, ceramic disk 1개커패시터 10uF 2개3.3. 3 ... .2의 Op-amp의 출력신호를 이용하여 센서의 움직임 검출 신호를 LED 점등으로 확인할 수 있는 회로를 추가하시오.Op-amp의 출력부분에 전압의 증폭에 반응하는 LED를 연결하면 전압의 변화에 대한 반을 유무를 관찰할 수 있다.

리포트 | 4페이지 | 1,000원 | 등록일 2020.09.05

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2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비6 위상 제어 루프(PLL)

1.실습 목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.2.실습 준비물부품저항 100 ... .설계실습 계획서3.1 위상제어루프의 용도이론부의 위상 제어 루프를 이해하여 요약, 설명하고 실제 사용되는 분야에 대해서 서술한다.전압제어 발진기의 출력 위상을 입력 신호의 위상

리포트 | 9페이지 | 1,500원 | 등록일 2020.09.05

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2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비2 Switching Mode Power Supply(SMPS)

1.실습 목적SMPS(Switching Mode Power Supply)의 동작 원리와 회로 모듈을 이해하여 SMPS를 설계할 수 있는 능력을 배양한다.2.실습 준비물부품PWM ... . 설계실습 계획서3.1. PWM칩(UC9845)을 이용하여 아래 성능의 PWM 제어 회로를 설계하시오.- 출력 전압 : 0V ~ 10V (peak to peak)- 스위칭 주파수 f ... 하여 증폭하는 오차 증폭기, 검출된 오차 전압과 톱니파를 비교하여 펄스를 발생시키는 비교기, converter의 스위치를 구동하는 구동회로 등으로 구성되어 있다.

리포트 | 6페이지 | 1,500원 | 등록일 2020.09.05

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중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 전가산기(4-bit adder) 예비

아날로그 및 디지털회로 설계 실습11주차 예비: 2-bit Adder 회로 설계전자전기공학부20160000 하대동고릴라1. 전가산기 설계(A) 전가산기에 대한 진리표를 작성 ... -AND(NOR-NOR) 로직 회로를 설계한다.위처럼 2 level and-or로 구성할 수도 있고, and, or 게이트들을 모두 nand게이트로 바꿔서 구성할 수도 있다.(D ... ) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계한다.식을 xor에 맞게 묶었다.S= bar{A} ` bar{B} `C _{i`n} + bar{A} `B

리포트 | 3페이지 | 1,500원 | 등록일 2020.12.23

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중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 switching mode power supply SMPS 과제 3주차

아날로그 및 디지털회로 설계 실습3주차 과제: Switching Mode Power Supply (SMPS)문제 11. 위의 회로에서 가변저항 값이6(k OMEGA )일 때, 시 ... }} over {dt}#THEREFORE RC {dV _{c} (t)} over {dt} +V _{c} (t)=V _{ref}3. 회로의 평균 출력 전압V _{avg} =V일 때 duty ... ratio를 구하시오.최대전압을V _{out`}이라 하면VT=V _{out} DT#THEREFORE D= {V} over {V _{out}}문제 2위의 회로에 대해 NMOS

리포트 | 3페이지 | 1,000원 | 등록일 2021.06.28

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중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 위상 제어 루프 Phase Locking Loop PLL 과제 9주차

아날로그 및 디지털회로 설계 실습9주차 과제: 위상 제어 루프1.1) 위와 같은 두 펄스가 XOR logic Phase Detector에 입력되었을 때의 출력을 그리시오. (두 ... 그림은 손으로 그린 그림이다.보다 더 정확히 하기 위해 피스파이스로 회로를 구성해서 시뮬레이션을 돌렸다.커패시터의 용량이 충전되는 양보다 크다면 위 그래프들에서처럼 펄스파를 다 ... 따라가지 못하고, 충/방전을 계속해서 톱니모양의 출력이 나오게 된다.2.1) 위 회로의 현재 Input 주파수: 5MHz, ⓐ 노드의 주파수: 5MHz, Output 주파수: 3

리포트 | 3페이지 | 1,000원 | 등록일 2021.06.28

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[중앙대 아날로그및디지털회로설계실습]설계실습11(카운터 설계) 결과보고서

요약 : 이번실습에서는 JK Flip Flop을 이용한 동기식, 비동기식 카운터를 설계해 보고 정상적으로 동작하는지 확인해봤다. 또한 Chattering 방지회로를 설계하여 사용 ... 16진 카운터, 동기 16진 카운터를 설계하고 정상 동작하는지 확인했다.2. 설계실습 결과(1) 비동기 8진 카운터(A) 비동기 8진 카운터를 다음 사진과 같이 설계했다.(B ... 정상동작3. 결론JK Flip Flop을 이용한 동기식, 비동기식 카운터를 설계해본 결과 모두 정상 동작하였다. Chattering 방지회로를 통해 스위치의 Chattering 현상을 방지할 수 있음을 확인했다.

리포트 | 6페이지 | 1,000원 | 등록일 2020.08.11

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[중앙대 아날로그및디지털회로설계실습] 설계실습8 (래치와 플립플롭) 결과보고서

. 설계실습 결과(1) RS latchNAND gate를 이용해 구성한 RS latch 회로는 다음과 같다.CLK, S, R 값에 따른 출력 Q, Q’값을 DMM을 이용해 측정 ... 실습 8. 래치와 플립플롭 결과보고서201xxxxx 홍길동6조 : 홍길동 xxx xxx실험날짜 : 20191031제출날짜 : 20191107요약 : 이번실습에서는 RS latch ... 와 RS flip-flop 회로를 구성해보고 입력에 따른 출력을 확인해봤다. RS latch를 NAND gate(74HC00)을 이용해 구성했고 정상 동작함을 확인했다. RS

리포트 | 4페이지 | 1,000원 | 등록일 2020.08.11 | 수정일 2021.04.24

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[중앙대 아날로그및디지털회로설계실습]설계실습2(Switching Mode Power Supply(SMPS)) 결과보고서

의 출력의 Duty rate D에 의해 SMPS의 출력이 결정되는 SMPS의 동작원리를 이해할 수 있었다.2. 설계실습 결과(1) PWM 제어회로① PWM 제어회로를 구성한다.설계실습 ... us)임을 확인했다. (사진에 출력, 주기 빨간 팬으로 표시)(2) Buck Converter① Buck Converter 회로를 구성한다.설계실습 계획 시 설계한대로 Buck ... 까지의 설계실습을 통해 L, C가 포함된 회로는 항상 오차가 컸던 것을 감안한다면 L, C 때문인 것 같다.(3) Boost Converter① Boost Converter 회로

리포트 | 6페이지 | 1,000원 | 등록일 2020.08.11

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습10-(4-bit Adder 회로 설계)

(A) 본 설계실습에서 무엇을 하였으며 그 결과는 어떤가? 수치를 포함하여 요약한다. 본 실험은 조합논리회로의 설계방법을 기본으로 조합논리회로를 설계하는 것을 기본으로한다. 결과 ... 값은 0.2%이하의 오차를 기록하며 예상 값과 매우 일치하게 나왔다.(B) 설계실습계획서에서 설계한 회로와 실제 구현한 회로의 차이점을 비교하고 이에 대한 이유를 서술한다. 설계실습계획서에 계획한대로 회로를 실제로 구현하였으며 결과 값 역시 차이가 나지않았다.

리포트 | 3페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (예비) 설계실습10-(4-bit Adder 회로 설계)

실습 목적 조합논리회로의 설계 방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.이론부 요약부울 대수 : 논리학을 수학적으로 해석하기 위해 고안 되었으며 변수, 상수 ... , 연산자, 기본 공리 및 정리로 구성된다. 0과 1로 표현하며 변수는 일반적으로 A, B, C, X, Y등을 쓴다.연산자 : complement (), Or(A+B), And(A*B)공리와 기본 정리

리포트 | 5페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습8-(논리함수와 게이트)

실험은 전반적으로 누구나 쉽게 알고 있는 디지털 회로의 기본이 되는 논리함수와 게이트의 실험이라 이 전의 실험들에 비해 비교적 쉽게 진행되었다. ... 이번 실습은 AND, OR, INVERTOR, NAND, NOR, XOR 등 게이트의 동작을 확인하는 실험이었다. AND, OR, NAND, NOR 등 논리함수와 그에 상응

리포트 | 7페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습9-(래치와 플립플롭)

설계실습 9요약 : RS LATCH는 아래와 같은 회로 구성을 띄고 있으며 이에 따른 동작-Table을 확인하는 실험을 하였다. 결과적으로 거의 일치함을 알 수 있었으며 이론부

리포트 | 4페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (예비) 설계실습5-(신호발생기)

하시오.(B) 그림 5-2와 같이 다이오드를 사용하여 Wien bridge oscillator를 안정화 하는 회로를 설계, Simulator의 결과를 제출한다. 또한 출력을 안정화 하는데 다이오드가 어떤 역할을 하는지 구체적으로 서술한다 ... 일반적으로 신호 발생기는 일정한 주파수와 위상, 크기를 가진 주기 함수를 발생시키는 회로이며 왜곡 없이 발생하는 것을 목적으로하지만 실상은 그렇지 못하다. 이번 실험의 Wien ... Oscillator를 설계하시오. Simulator의 Time-domain에서 출력 파형을 확인하며, FFT plot을 통해 발진 주파수를 확인하시오. 출력 파형은 계획서에 함께 제출

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (예비) 설계실습9-(래치와 플립플롭)

이론부 요약RS 래치 - 출력Q가 1인 경우 SET, 출력 {bar{Q}} 가 1인 경우 RESET이라 한다. S, R 모두 0인 경우 현재 상태의 값을 유지한다. R과 S가 동시에 1인 경우는 “금지된 입력”에 해당하며 값은 0을 띄고 있으나 서로 보수 관계인 두 값..

리포트 | 4페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습5-(신호발생기)

저항은 설계계획서에서 계산한 약 9.76K 저항을 연결하여도 크게 왜곡이 생기지 않고 작은 왜곡이 생긴 파형을 얻을 수 있었다. (B) 설계한 회로의 발진 주파수를 측정 ... 한다면 R2/R1의 비를 2에 가깝게 조정한다.R1과 R2는 각각 5K와 10K의 저항을 사용하여 설계계획서와 같이 1:2의 비율로 사용하고, OP amp의 (+)단자에 연결된 두

리포트 | 5페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (예비) 설계실습8-(논리함수와 게이트)

진리표를 만들고, 2X4 회로도를 설계하라.디코더(decoder): n비트의 2진 코드(code) 값을 입력으로 받아들여 최대 2n개의 서로 다른 정보로 바꿔 주는 조합 논리 회로. ... (3) Vcc를 5V(논리값 1)에서 0V(논리값 0)로 단계적으로 변화시켜서 NAND 게이트가 동작하는 최소 정격 전압을 구하는 설계 방법을 생각하고, 그 단계적 방법을 구체

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (예비) 설계실습7-(위상 제어 루프(PLL))

하면서 직류에 가까운 전압으로 변환된다. 이는 가변발진기의 입력으로 사용되게 된다. 3) 가변 발진기 : 제어신호의 크기에 따라 출력되는 주파수가 변하는 발진회로이다. 일반적으로 제어신호로써 전압을 사용하므로, 전압제어발지기로 불린다.

리포트 | 9페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습6-(전압제어발진기)

요약 : 이번 실험은 전압제어 발진기를 설계하고 전압을 이용한 발진 주파수의 제어를 실험으로 확인하는 것을 목표로 한다. 실험에 사용된 소자 값들은 아래의 표와 같이 정리 해 놓 ... 을 이용한 전압 분배를 통해 2개의 Op-amp에 전압을 인가하였고 회로사진은 아래에 첨부하여 놓았다.

리포트 | 6페이지 | 1,000원 | 등록일 2017.12.17

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중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습7-(위상 제어 루프(PLL))

수가 회로적 영향 및 주변 장비의 영향, 온도와 날씨의 영향 등에 의해 출력 주파수가 미세하게 흔들려서 다른 주파수로 가는 것을 고정시켜서 원래 목적에 해당하는 주파수를 사용할 수 있게 해주는 주된 역할이 있다.

리포트 | 4페이지 | 1,000원 | 등록일 2017.12.17

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