"베릴로그(Verilog)"의 검색결과 입니다.

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verilog 시계 전전설2 verilog 자판기 베릴로그 ALU booth multiplier

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"베릴로그(Verilog)" 검색결과 181-200 / 308건

[디시설] 14bit Shift Reg & Counter 전북대 vhdl quartus

1. 클럭 발생 모듈module clk_gen(clk_25M, clk_1k);input clk_25M;output clk_1k;integer cnt_1k;reg clk_1k;always @ (posedge clk_25M)beginif(cnt_1k >= 624999)be..

리포트 | 4페이지 | 1,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

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[디시설] 4bit Shift Reg & Counter 전북대 vhdl quartus

※ 8-bit 과제를 수행함에 있어 어려움이 있어서 4-bit로 과제를 수행하였습니다. 추후 더 공부한 뒤 8-bit로 과제를 다시 해보도록 하겠습니다. 1. 4-bit Universal Shift Register - Structurals0과 s1에 의하여 입력 값이 ..

리포트 | 3페이지 | 1,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

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FPGA를 이용한 DC-DC 부스트 컨버터 PID 제어 설계 및 실험(verilog 코드 포함)

- FPGA를 이용하여 전력전자 공학에서 배우는 DC - DC 부스트 컨버터 설계 및 PID 제어 실험- 전체적인 회로도 및 QUARTUS II 를 이용한 PID 제어 사용법 포함(PDF 및 동영상)FPGA.zip 자료 내용- FPGA.zip

리포트 | 3,000원 | 등록일 2014.11.30 | 수정일 2020.03.15

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베릴로그로 코딩한 스탑워치

Verilog를 이용하여 StopWatch를 구현함.컨트롤러와 카운터를 이용하여 만든 스탑워치btnA를 누를때마다 스탑워치를 start 혹은 stop동작시키고,btnB를 누르면 카운터를 리셋(0)으로 동작시킨다.

리포트 | 3,000원 | 등록일 2012.11.19

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Lab#07 Sequential Logic Design2

. Referrence101. Introduction가. Purpose of this labSequential Logic Circuit의 작동원리를 이해하고 Verilog HDL을 통하 ... 한다.(Top level Source : HDL)나) Verilog 소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스작성 후 ... ) Mealy machine가) 프로젝트를 생성한다.(Top level Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정

리포트 | 23페이지 | 1,500원 | 등록일 2016.09.11

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Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL/Verilog)Simulator : iSim(VHDL/Verilog

리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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Lab#09 Application Design2

시켜보면ThisisTextLCDExample이라는 문자열이 표시될 것으로 예상된다.Verilog code//LCDname.Vmodule LCDname(RESETN, CLK,LCD

리포트 | 31페이지 | 1,500원 | 등록일 2016.09.11

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[디시설] stop watch 코딩 전북대 vhdl quartus

// Clk_divmodule clk_div (clk, out); // Colck 분주 모듈input clk; // 입출력 변수 정의output out;reg [14:0] tempout;always @(posedge clk) // Posetive Edge 발생시 tem..

리포트 | 6페이지 | 1,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

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Lab#04 Combinational Logic Design 1

level Source : HDL)나) Verilog 소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스작성 후 ... Adder Logic design가) 프로젝트를 생성한다.(Top level Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정 ... Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스 작성 후 시뮬레이션 동작을 살핀다

리포트 | 24페이지 | 1,500원 | 등록일 2016.09.11

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베릴로그 반가산기 설계 v파일 그리고 레포트

파일 1. phj_h_adder.vmodule PHJ_H_ADDER(A,B,S,C_out); // 모듈의 이름은 저장명과 같아야 한다.input A, B; // A,B의 입력을 받는다.output S, C_out; //S,C_out 출력한다.xor(S,A,B); //X..

리포트 | 10페이지 | 3,000원 | 등록일 2011.10.31

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고속 Adder 설계/ 베릴로그

디지틀시스템설계 및 실습 5 2012. 11. 5~< 고속 Adder 설계 >>** 모듈 5 슬라이드를 참조하여 다음과 같이 단계적으로 adder를 설계한다.1. 1비트 full adder를 설계한다. : FA12. 4비트 Ripple Carry Adder를 설계한다...

리포트 | 5페이지 | 1,000원 | 등록일 2013.12.05

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인하대학교 디지털시스템설계 (verilog) 8 to 1 MUX 설계

1. 과제목적1. dataflow modeling의 3가지 방법으로 MUX를 설계해보고 장단점 분석하기2. 다수비트의 입출력 시스템에 대한 설계를 익히기3. Logic 블록도 및 시물레이션 파형 확인방법을 익히기6. 시뮬레이션 파형input에 대한 output의 경우의..

리포트 | 12페이지 | 2,400원 | 등록일 2017.01.06 | 수정일 2018.03.24

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Verilog HDL을 이용한 PIG Game 설계

Verilog HDL을 이용한PIG Game 설계학 과:학 번:이름:Professor:Abstract1. PIG Game 소개PIG Game 특징PIG Game은 한 개의 주사위 ... 였다. 이에 대한 Verilog 코드는 아래와 같다.// clock divider1if(RESET==1)Clk_div = 20'd0;elseClk_div = Clk_div+20'd1

리포트 | 21페이지 | 3,000원 | 등록일 2011.12.24

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디지털논리 묵찌빠 게임

에게 winA 혹은 winB신호가 1로 됨.이에 대한 디지털 논리를 verilog HDL를 통해서 구현해보았습니다.(작성자:탁형옥 2012.8.5)/*논리이름:묵 찌 빠 게임만든 날짜

리포트 | 4페이지 | 1,000원 | 등록일 2012.08.05 | 수정일 2024.05.16

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자일링스verilog언어를 이용한 push버튼을 통해 세그먼트 물레방아

verilog 로 푸시 버튼 1을 눌렀을때 왼쪽 세그먼트가 물레방아 형식으로 돌아가고푸시버튼 2를 눌렀을때 오른쪽 세그먼트에서 물레방아로 돌아가고 3을 누르면 왼쪽 세그먼트 0으로 표시4를 누르면 오른쪽 세그먼트 0표시

리포트 | 2,500원 | 등록일 2011.12.16

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디지털 도어 락

리포트 | 4,000원 | 등록일 2013.06.13 | 수정일 2015.12.08

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Verilog를 이용한 레지스터(Register) 와 데이터패스(Datapath) 구현 (컴퓨터 아키텍쳐 실습)

. 내용TSC instruction set을 처리할 수 있는 16bit-CPU의 datapath(ALU 및 Register) 부분을 Verilog를 이용하여 구현한다.datapath ... . 과정실험 전에 미리 CPU module을 제시한 interface에 맞추어 Verilog로 작성한다. 그리고 테스트를 위한 TSC assembly code를 작성하고, 위의 code

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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[디지털시스템실험(Verilog)] Verilog 기본 실습 예비보고서

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 예비 보고서학부 : 학번 / 이름 :실험조 : 실험일 :실험제목Verilog실험목표 ... ① Verilog 언어의 개념을 이해하고 코딩을 위한 기본 문법을 익힌다.② 코딩한 Verilog의 시뮬레이션을 위해 HDL 시뮬레이터인 ModelSim의 사용 방법을 익힌다.③ Full ... adder를 Verilog로 구현하고 모듈화하여, 32-bit adder를 시뮬레이션해본다.실험준비물ModelSim(HDL Simulator)기본지식① Verilog HDL

리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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[Flowrian] Dual 4 Bit Decade Counter (TTL 7469)의 Verilog 설계 및 시뮬레이션 검증

- TTL 7469 회로는 독립적으로 동작할 수 있는 16진 카운터가 2개 구현되어 있다. 하나의 16진 카운터는 2진 카운터와 8진 카운터로 나누어져 있어 따로 동작시킬 수 있다.- TTL 7469 회로에는 2진 카운터, 8진 카운터, 그리고 16진 카운터로 구성된다..

리포트 | 16페이지 | 1,000원 | 등록일 2014.05.06

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[Flowrian] Mod-10 인코더 & 디코더 회로의 Verilog 설계 및 시뮬레이션 검증

Mod-10 인코더 & 디코더 회로의 동작은 Verilog 언어가 제공하는 두가지 방식, Behavior 와 Structure 관점에서 전가산기의 논리동작을 모델링 ... 한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Mod-10 인코더 & 디코더 회로의 사양2. Behavior 형식 Mod-10 인코더 회로 ... 의 Verilog 설계 및 검증3. Structure 형식 Mod-10 인코더 회로의 Verilog 설계 및 검증4. Behavior 형식 Mod-10 디코더 회로의 Verilog

리포트 | 17페이지 | 1,000원 | 등록일 2011.12.08

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