[Flowrian2] SystemVerilog 문법 및 실습 (Interfaces)

소개

본 문서는 SystemVerilog 언어에서 사용하는 Interfaces에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Interfaces
2. Lab : Bundle Interface
3. Lab : Modport Interface
4. Lab : Clocking Block and Modport
5. Lab : Tasks in Interface

본문내용

1. Interfaces
Verilog 언어는 단자를 통해서만 블록 간에 연결을 구현했는데 SystemVerilog 언어에 서는 새로운 인터페이스(Interface) 구문을 도입하여 블록 간의 연결과 통신을 통합하 여 표현한다. 인터페이스는 연결 최상위 수준에서 시작하여 RT 수준 및 구조 수준까지 의 변환이 자연스러울 뿐더러 인터페이스의 재사용이 용이해진다.

인터페이스 구문은 ‘interface‘ 와 ‘endinterface‘ 키워드 사이에 정의된다. Interface 는 모듈과 같이 단자를 가질 수도 있으며 계층의 인스턴스 구조를 가질 수 있다.

아래 예제에서 인터페이스 simple_bus 는 7 개의 배선으로 구성된다. 모듈 memMod 에서 인터페이스 simple_bus 가 a 라는 이름으로 입출력 단자 목록의 하나로 정의되었 고, 인터페이스에 속한 배선들은 a.gnt, a.req 로 지명된다.

참고자료

· Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
· Chris Spear, "SystemVerilog for Verification”, Springer.
· International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.